1、上海理工大学 wsb92913实验五 并入串出寄存器设计一、实验目的学习移位寄存器的 VHDL 设计方法。二、设计描述及方法1. 设计电路的接口描述说明：图中虚线内为设计内容，虚线外是外部检测和显示的硬件电路。主要引脚有： datain70 是八位数据输入端，并行输入； clk 脉冲输入端，数据的移位靠该引脚触发； load 是读入数据控制端； dataout 一位数据的输出端。2. 真值表clk load datain70 dataout1 (q7,q6,q5,q4,q3,q2,q1,q0) x0 (q7,q6,q5,q4,q3,q2,q1,q0) q7,q6,q5,q4,q3,q2,q1,
2、q03. 电路设计方法在过程中定义和使用八位矢量信号（signal） 。 双向含异步清 0 和同步时钟使能的 4 位加法器clkdataoutloadto 8 LEDsdatain7.0译码器datain7.4 datain30译码器8 bit上海理工大学 wsb92914三、程序代码library ieee;use ieee.std_logic_1164.all;entity p_in_s_out isport(data_in: in std_logic_vector(7 downto 0);clk : in std_logic;load: in std_logic;data_out: ou
3、t std_logic);end p_in_s_out;architecture behave of p_in_s_out issignal q: std_logic_vector(7 downto 0);beginprocess(load,clk)beginif load=1 thenq=data_in;data_out=X;elsif clkevent and clk=1 thenfor i in 1 to 7 loopq(i)=q(i-1);end loop;data_out=q(7);end if;end process;end behave;上海理工大学 wsb92915四、功能仿真五、RTL 级电路
