1、EDA技术与VHDL,第6章 图形设计方法 -硬件验证,EDA技术,2006-5-8,参考第四、六章开始练习 按书上步骤练习1位全加器。,2006-5-8,4.2 引脚设置和下载,4.2.1 引脚锁定,为了能对此计数器进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上，编译后下载。当硬件测试完成后，还必须对配置芯片进行编程，完成FPGA 的最终开发。,2006-5-8,GW48-CK型 EDA实验开发系统,2006-5-8,模式选择键,复位开关,+/-12V电源开关,RS232通信接口,目标芯片 EP10K10,VGA接口,PS/2接口,下载接口,电子设计下载口,模式显示,适配板,时钟频率
2、选择,2006-5-8,GW48-EDA 系统的电路模式(参阅附录P435） 举例说明,1.目的与优势 2.表明硬件连接，不同的设计可选用不同的模式。,目标器件引脚名,2006-5-8,引脚锁定（以半加器为例）,可选择键8作为半 加器的输入“a”,选择实验电路结构图6,选择键8作为半加 器的输入“b”,可选择发光管8 作为半加器的 进位输出“co”,可选择发光管8 作为半加器的 和输出“so”,2006-5-8,选择实验板上 插有的目标器件,目 标 器 件 引 脚 名 和 引 脚 号 对 照 表,键8的引脚名,键8的引脚名 对应的引脚号,2006-5-8,确定引脚对应情况实验板位置 半加器信号
3、 通用目标器件引脚名 目标器件EP1K30TC144引脚号 1、键8： a PIO13 27 2、键7 b PIO12 26 3、发光管8 co PIO23 39 4、发光管7 so PIO22 38,2006-5-8,4.2 引脚设置和下载,4.2.1 引脚锁定,图4-23 Assignment Editor编辑器,KONXIN,确定了锁定引脚编号后就可以完成以下引脚锁定操作了： （1） 假设现在已打开了 工程。 （2）选择Tools 菜单中的Assignments 项，即进入如图 所示的Assignment Editor编辑器窗。在Category 栏中选择Pin，或直接单击右上侧的Pin
4、 按钮，然后取消左上侧的Show assignments for specific nodes 的选择勾。,2006-5-8,4.2 引脚设置和下载,4.2.1 引脚锁定,图4-24 已将所有引脚锁定完毕,双击“TO”栏的new，在出现的如图 所示的下拉栏中分别选择本工程要锁定的端口信号名；然后双击对应的Location 栏的new，在出现的下拉栏中选择对应端口信号名的器件引脚号。,2006-5-8,最后存储这些引脚锁定的信息后，必须再编译（启动Start Compilation）一次，才能将引脚锁定信息编译进编程下载文件中。此后就可以准备将编译好的SOF 文件下载到实验系统的FPGA 中去了
5、。 进行硬件测试的步骤： (1)打开编程窗和配置文件。首先将实验系统和并口通信线连接好，打开电源。在菜单Tool 中选择Programmer，于是弹出如图 所示的编程窗。,2006-5-8,4.2.2 配置文件下载,图4-25 选择编程下载文件,在Mode 栏中有4种编程模式可以选择：JTAG、Passive Serial、Active Serial 和In-Socket。为了直接对FPGA进行配置，在编程窗的编程模式Mode 中选JTAG（默认），并选中打勾下载文件右侧的第一小方框。注意要仔细核对下载文件路径与文件名。如果此文件没有出现或有错，单击左侧“Add File”按钮，手动选择配置文
6、件*.sof 。,2006-5-8,4.2.2 配置文件下载,图4-25 选择编程下载文件,（2）设置编程器。若是初次安装的Quartus II，在编程前必须进行编程器选择操作。这里准备选择ByteBlaster MVLPT1。单击Hardware Setup 按钮可设置下载接口方式（图4-25），在弹出的Hardware Setup 对话框中（图4-26），选择Hardware settings 页，再双击此页中的选项ByteBlasterMV 之后，单击Close 按钮，关闭对话框即可。这时应该在编程窗右上显示出编程方式：ByteBlasterMVLPT1（图4-25）,2006-5-8,
7、4.2.2 配置文件下载,图4-26加入编程下载方式,如果打开图4-26 所示的窗口内“Currently selected”右侧显示No Hardware，则必须加入下载方式。即点击Add Hardware 钮，在弹出的窗中点击OK，再在图4-27 所示的窗口双击ByteBlasterMV，使“Currently selected”右侧显示ByteBlaster MVLPT1。,2006-5-8,4.2 引脚设置和下载,4.2.2 配置文件下载,图4-27 双击选中的编程方式名,2006-5-8,4.2.2 配置文件下载,图4-28 ByteBlasterII编程下载窗,最后单击下载标符St
8、art 按钮，即进入对目标器件FPGA 的配置下载操作。当Progress 显示出100%，以及在底部的处理栏中出现“Configuration Succeeded”时，表示编程成功。注意，如果必要，可再次单击Start 按钮，直至编程成功。,2006-5-8,（4）硬件测试。成功下载 后，选择实验电路模式，时钟可以通过实验箱上跳线选择频率；按键 置高或低电平，观察数码 和发光管等了解工作情况。 以半加器为例,2006-5-8,若键8、7 为高电平,进位“co”为1 和“so”为0,选择电路 模式为“6”,模式选择键,2006-5-8,4.2 引脚设置和下载,4.2.3 编程配置器件,图4-2
9、9 ByteBlaster II接口AS模式编程窗口,为了使FPGA 在上电启动后仍然保持原有的配置文件，并能正常工作，必须将配置文件烧写进专用的配置芯片EPCSx 中。编程模式为Active Serial 模式，编程接口为ByteBlaster II。,2006-5-8,4.2 引脚设置和下载,4.2.3 编程配置器件,图4-30 AS模式编程成功,2006-5-8,实验一 相关知识,2006-5-8,6.2.1 设计有时钟使能的两位十进制计数器,(1) 设计电路原理图。,图4-24 用74390设计一个有时钟使能的两位十进制计数器,双十进制计数器,清零,待测频率,1，允许 0，禁止,个位进
10、位信号,十位进位信号,6.2 应用宏模块的原理图设计,2006-5-8,(2) 计数器电路实现,调出元件、连结导线,2006-5-8,(3) 波形仿真,图4-27 两位十进制计数器工作波形,2006-5-8,6.2.2 频率计主结构电路设计,图 两位十进制频率计顶层设计原理图文件,8位锁存器,7段译码器,数码管,2006-5-8,图 两位十进制频率计测频仿真波形,2006-5-8,图 两位十进制频率计测频仿真波形,2006-5-8,6.2.3 测频时序控制电路设计,图4-30 测频时序控制电路,图4-31 测频时序控制电路工作波形,2006-5-8,6.2.3 测频时序控制电路设计,图4-30
11、 测频时序控制电路,图 测频时序控制电路工作波形,2006-5-8,6.2.4 频率计顶层电路设计,图4-32 频率计顶层电路原理图(文件：ft_top.gdf),2006-5-8,图 频率计工作时序波形,2006-5-8,8位十进制数字频率计设计,2006-5-8,实验一、原理图输入设计方法 1、原理图方法完成2位十进计数器/测频控制器的设计，包括编译、综合、仿真；2、层次化设计的方法，完成2位频率计的设计，包括原理图输入、编译、综合、仿真、引脚锁定、编程下载和硬件测试； 3、在内容2的基础上将其扩展为4位十进制频率计；4、仿真测试4位频率计的最高测试频率，并与硬件实验测量结果进行比较; 注：建议硬件测试实验电路采用NO.0电路结构，待测信号F_IN接clock0；测频控制时钟CLK接clock2。,2006-5-8,测频控制时钟CLK接clock2,GW48系统右下方,待测信号F_IN接clock0,注意，双排针的左排是全部连 接在一道的，并接于“Clock0”， “Clock0”究竟与FPGA的哪一引 脚接，要根据目标器件的型号查 表得知。 双排针的右排每一针对应一个 频率信号，具体频率数值已标注 于右侧。 其他3个双排时钟接插口也一 样，具体对应引脚查下表,2006-5-8,仿真测试4位频率计的最高测试频率,2006-5-8,仿真测试4位频率计的最高测试频率,
