1、高速串行背板总线的仿真设计摘要 本文描述了一种基于高速串行背板的系统级信号完整性仿真，重点分析了两种关键网络即1.25Gbps 的差分传输结构和 125MHz 的时钟分配网络。给出了仿真结果并分析了波形畸变的原因。关键词 差分传输 信号完整性 仿真 背板1 引言：近年来, 高速数字设计领域正在面对越来越多的信号完整性（SI）问题, 即更多的时候需将数字信号视为模拟信号并保证其传输质量。这一方面是由于时钟频率不断提高，信号边沿越来越快，另一方面也是由于大规模，超大规模芯片的集成度不断增长及其广泛应用，电路板上的功能密度和信号的互连密度不断增加，从而使得电路的分布参数，电磁相互作用的场特性越来越明
2、显。另有其它原因如时间和经费等使信号完整性设计已逐渐成为高速数字设计任务中的一个重要组成部分，而仿真则成为信号完整性设计与分析的重要手段。本设计考虑了一种用于高速串行空分开关互连结构的背板。其串行数据互连的波特率是 1.25Gbps，这意味着最大可能的基频为 625MHz；数据以差分模式进行传输，信号上升沿和下降沿 300PS 左右，按照 H. Johnson 定义的转折频率 (Knee Frequency)1 ，主要频率成份达 1.17GHz，因此一种子板背板子板的系统级信号完整性仿真，及由此确定一种优化的背板 PCB 参数成为整个系统设计不可缺少的部分。此外，系统主时钟分配网络也采用了差分
3、传输模式，信号上升沿和下降沿 350PS 左右，它提供了 125MHz 的系统时钟，也作为仿真设计中重点考虑的关键网络。尽管这样一种千兆位互连背板的设计还需考虑其它信号完整性因素，但限于篇幅，这里仅就上述两种关键网络的仿真分析进行描述。本文首先讨论了仿真前模型的选择和提取及相关的设计考虑，然后基于布局前的系统级仿真确定了背板的 PCB 层叠结构及布线参数，最后详细描述了系统设计完成后即布局后的仿真结果。2 模型的提取：对千兆位数据和时钟分配网络，可用的差分结构是边沿耦合或宽边耦合的 Stripline和边沿耦合的 Microstrip 结构。经过仔细考虑和比较，我们在背板中采用了边沿耦合的St
4、ripline 差分结构。建立这种差分结构的传输线模型的方法目前主要是采用二维场方法求解。做为比较，这里给出两种不同的二维场工具计算的结果。在所采用的参数范围内，两种方法给出了非常近似的结果。对边沿耦合的 Stripline 结构，亦有计算差分特性阻抗的经验公式 2 ，见公式（1） ， （2）：(1)StriplneOhmseZtsDif 29.0374.1(2)twEr8.06.ln0ZDiff 为差分特性阻抗， Z0 为单端特性阻抗， s 为差分线边沿距离，h 为差分线与参考平面的距离，t 为导线厚度，w 为线宽， Er 为绝缘介质的介电常数，见图 1。该经验公式可用于验证差分特性阻抗。用
5、于系统级仿真的传输线模型还包括子板上的传输线部分，它们包括边沿耦合的Stripline 和 Microstrip 结构，对这些传输线模型的提取也都是采用场解法，并用经验公式进行了验证，这些公式请参考文献2。另外子板上过孔两边的布线用两段传输线代替，为的是模拟过孔的效应。这里仅给出优化后背板上边沿耦合的 Stripline 差分结构的参数，参考图 1： FR4 绝缘材料 , Er=4.5, W = 8 mil, S = 10 mil，h1=15.5mil, h2=14.2mil, t = 1.377 mil由于工艺所限，差分线距离上下参考平面的距离略有不等， 铜层厚为标准的 1oz 铜。传输线的
6、 RLCG 参数由二维场工具 Ampredictor3 提取，表 1 同时给出了内置有二维场工具的 Hyperlynx 计算的结果。Hyperlynx 在求解时不考虑损耗，因此有些参数无法计算。系统阻抗的选取与所选用的串行数据收发器及背板接插件有关，最常见的有 50 单端信号系统和 100 差分信号系统。本设计选取系统无负载阻抗 5560，差分阻抗 100 左右。Parameter C0(F/MIL)CM(F/MIL)L0(H/MIL)LM(H/MIL)G0(S/MIL)AMP 3.099e-15 -5.842e-16 1.081e-11 2.038e-12 4.784e-7Hyperlynx
7、 3.154e-15 -6.128e-16 1.064e-11 2.068e-12 -Parameter(con.)GM(S/MIL)Z0()ZDiff()Z0E()Z0O()AMP -9.019e-8 59.05 97.59 71.47 48.79Hyperlynx - 58.07 95.4 70.7 47.7Parameter(con.)Z11(Z22)()Z12(Z21)()KB Atten.(dB/mil)Delay(ns/mil)AMP 60.13 11.34 0.09512 1.273e-4 1.83e-4Hyperlynx 59.2 11.5 - -表 1 背板差分传输结构的 R
8、LGC 参数, Reference Fre.=1.17GHz, FR4, Er=4.5, tg=0.021千兆位数据收发器为 AMCC 的 S20644 ，交换结构为 AMCC 的 S2061，其原始模型为 IBIS 2.1 格式，在仿真中采用的是经转换后的 SPICE 行为级模型。子板与背板互连的接插件选用的是 AMP 的 %*2) “Transmission Line RAPIDESIGNER Operation and Applications Guide”, AN-905, National Semiconductor Corporation;3) “AMPredictor Signa
9、l Integrity Analyzer, Version 3.0, Application Guide”, AMP4) S2064 Data Sheet, AMCC, Feb 2,1999 / Revision C;5) “AMP Z-PACKTM 2mm HM HARD METRIC CONNECTOR SYSTEM”, AMP, Catalog 65911, Revised 9/97;6) Edward P. Sayre et al., “OC-48/2.5 Gbps Interconnect engineering Design Rules”,digital Communication
10、 system Design Conference, 1999;7) Sy100E111 Data Sheet, 1997 Synergy Product Data Book, SYNERGY SEMICONDUCTOR.Simulation Study for a High Speed Serial Bus on a BackplaneShengli Liu Yanfang Wang Guobao Shen(Univ. Of Science and Technology of China, Department of Modern Physics, Hefei 230026)Abstract
11、 This paper discribed the simulation studies for the signal integirity of a high speed serial bus on a backplane. Two critical nets, 1.25Gbps differential transmission channel and 125MHz system clock distribution network were given detailed analysis. The simulation results and the analysis for the reasons of waveform distortions were also present. Key Words Signal Integrity Differential Transmission Simulation Backplane
