1、1、同步电路和异步电路的区别是什么？（仕兰微电子） 解答：同步电路是说电路里的时钟相互之间是同步的，同步的含义不只局限于同一个CLOCK，而是容许有多个 CLOCK，这些 CLOCK 的周期有倍数关系并且相互之间的相位关系是固定的就可以，比如，10ns, 5ns, 2.5ns 三个 CLOCK 的电路是同步电路。我们现在的综合，STA 都是针对同步电路的。异步电路是指 CLOCK 之间没有倍数关系或者相互之间的相位关系不是固定的，比如 5ns, 3ns 两个 CLOCK 是异步的。异步电路无法作真正意义上的综合及 STA，如果在同步电路里夹杂有异步电路，就 set_flase_path。所以异
2、步电路只有靠仿真来检查电路正确与否。异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。同步电路是由时序电路(寄存器和各种触发器 )和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿 )完成的。比如触发器，当上升延到来时，寄存器把端的电平传到输出端。
3、下面介绍一下建立保持时间的问题。建立时间() 是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间()是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。在同步电路设计中一般采用 D 触发器，异步电路设计中一般采用 Latch。2、什么是同步逻辑和异步逻辑？（汉王笔试） 解答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致补充：同步时序逻辑电路的特点 各触发
4、器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。3、什么是“线与 “逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）解答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉
5、电阻。 4、什么是 Setup 和 Holdup 时间？（汉王笔试） 5、setup 和 holdup 时间,区别.（南山之桥） 6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。 （未知） 7、解释 setup 和 hold time violation，画图说明，并说明解决办法。 （威盛 VIA 2003.11.06 上海笔试试题） 解答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个 T 就是
6、建立时间-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（ Hold time） 。建立时间是指在时钟边沿前，数据信 号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 metastability 的情况。如果数据信号在时钟沿触发前后持续的时
7、间均超过建立和保持时 间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。 （仕兰微 电子） 9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） 解答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试） 解答：常用逻辑电平：12V， 5V，3.3V；TTL 和 CMOS 不
8、可以直接互连，由于 TTL 是在0.3-3.6V 之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。 11、如何解决亚稳态。 （飞利浦大唐笔试） 解答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 12、IC 设计中同步复位与
9、异步复位的区别。 （南山之桥） 解答：1）同步复位和异步复位在 FPGA 的实现与所选的器件有关。有些器件里的触发器本身就具有同步/异步复位端，在这样的器件中，异步复位和同步复位在走线上是没有区别的。区别只在于是否与时钟有关。在这样的器件中，只要不是在复位一结束信号（例如多位的计数器）的值就发生跳变，应该是没有影响的。（2）如果器件只能完成异步复位，那同步复位实际上是由逻辑完成的。在这种情况下，有可能增加你的逻辑资源。（3）如果想采用异步复位，又想避免复位结束时，有些触发器处于复位状态，有些触发器处于工作状态的情况（由于 skew 造成） ，可以在复位输入的起始路径上加入一级 D 触发器。并限
10、制同步后复位信号的 max_delay。总之，需要根据你的应用情况选用不同的复位形式。13、MOORE 与 MEELEY 状态机的特征。 （南山之桥） 解答：Moore 型状态机的转向只取决于当前的状态，Meeley 型不同。Moore 型状态机的输出信号是直接由状态寄存器译码得到，而 Mealy 型状态机则是以现时的输入信号结合即将变成次态的现态，编码成输出信号Moore 状态机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。 Moore 有限状态机在时钟 CLOCK 脉冲的有效边沿后的有限个门延后，输出达到稳定值。即使在一个时钟周期内输入信号发生变化,输出也会在一个完整的时
11、钟周期内保持稳定值而不变。输入对输出的影响要到下一个时钟周期才能反映出来。Moore 有限状态机最重要的特点就是将输入与输出信号隔离开来。 14、多时域设计中,如何处理信号跨时域。 （南山之桥） 解答：多时钟域的设计中，对于信号跨时域的处理这里可以采用乒乓操作的方法来进行。乒乓操作的处理流程为：输入数据流通过“输入数据选择单元”将数据流等时分配到两个数据缓冲区，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口 RAM(DPRAM)、单口 RAM(SPRAM)、FIFO 等。在第一个缓冲周期，将输入的数据流缓存到“数据缓冲模块1”；在第 2 个缓冲周期，通过“输入数据选择单元” 的切换，
12、将输入的数据流缓存到 “数据缓冲模块 2”，同时将“ 数据缓冲模块 1”缓存的第 1 个周期数据通过 “输入数据选择单元” 的选择，送到“数据流运算处理模块”进行运算处理；在第 3 个缓冲周期通过“输入数据选择单元”的再次切换，将输入的数据流缓存到“数据缓冲模块 1”，同时将“数据缓冲模块 2”缓存的第2 个周期的数据通过“输入数据选择单元”切换，送到“ 数据流运算处理模块 ”进行运算处理。如此循环。 乒乓操作的最大特点是通过“输入数据选择单元”和“ 输出数据选择单元 ”按节拍、相互配合的切换，将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。把乒乓操作模块当做一个整体，站
13、在这个模块的两端看数据，输入数据流和输出数据流都是连续不断的，没有任何停顿，因此非常适合对数据流进行流水线式处理。所以乒乓操作常常应用于流水线式算法，完成数据的无缝缓冲与处理。 乒乓操作的第二个优点是可以节约缓冲区空间。还有一种方法，FIFO 一般用于不同时钟域之间的数据传输，比如 FIFO 的一端时 AD 数据采集，另一端时计算机的 PCI 总线，假设其 AD 采集的速率为 16 位 100K SPS，那么每秒的数据量为 100K16bit=1.6Mbps,而 PCI 总线的速度为 33MHz，总线宽度 32bit,其最大传输速率为 1056Mbps,在两个不同的时钟域间就可以采用 FIFO
14、 来作为数据缓冲。另外对于不同宽度的数据接口也可以用 FIFO，例如单片机位 8 位数据输出，而 DSP 可能是 16 位数据输入，在单片机与 DSP 连接时就可以使用 FIFO 来达到数据匹配的目的。15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。 （飞利浦大唐笔试） 解答：Delay q,还有 clock 的 delay,写出决定最大时钟的因素，同时给出表达式。 （威盛 VIA 2003.11.06 上海笔试试题） 18、说说静态、动态时序模拟的优缺点。 （威盛 VIA 2003.11.06 上海笔试试题）19、一个四级的 Mux,其中第二级信号为关
15、键信号 如何改善 timing。 （威盛 VIA 2003.11.06 上海笔试试题）20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入， 使得输出依赖于关键路径。 （未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异） ，触发器有几种（区别，优 点） ，全加器等等。 （未知）22、卡诺图写出逻辑表达式。 （威盛 VIA 2003.11.06 上海笔试试题）23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。 （威盛）24、please show the CMOS inverter schmatic,layou
16、t and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛笔试题 circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration
17、 of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？（仕兰微电子）27、用 mos 管搭出一个二输入与非门。 （扬智电子笔试）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。 （威盛笔试题 circuit design
18、-beijing-03.11.09）29、画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level 的电路。 （Infineon 笔 试）解答：略。30、画出 CMOS 的图，画出 tow-to-one mux gate。 （威盛 VIA 2003.11.06 上海笔试试题）31、用一个二选一 mux 和一个 inv 实现异或。 （飞利浦大唐笔试）32、画出 Y=A*B+C 的 cmos 电路图。 （科广试题）33、用逻辑们和 cmos 电路实现 ab+cd。 （飞利浦大唐笔试）34、画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E)。 （仕兰微
19、电子）35、利用 4 选 1 实现 F(x,y,z)=xz+yz。 （未知）36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现（实际上就是化简） 。解答：好好复习状态图的化简。37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图，根据输入波形画出各点波形。（Infineon 笔试）38、为了实现逻辑（A XOR B）OR （C AND D） ，请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND，不知道如何解答。39、用与非门等设计全加法器。 （华为）解答：略。40、给出
20、两个门电路让你分析异同。 （华为）解答：略。41、用简单电路实现，当 A 为输入时，输出 B 波形为（仕兰微电子）解答：略。42、A,B,C,D,E 进行投票，多数服从少数，输出是 F（也就是如果 A,B,C,D,E 中 1 的个数比0 多，那么 F 输出为 1，否则 F 为 0） ，用与非门实现，输入数目没有限制。 （未知） 解答：我对此题的解答是认为做一个全加器，让后把低两位与然后或一个高位。Module Check(A,B,C,D,E,F)Input A,B,C,D,E;Output F;Reg A,B,C,D,E;Reg F;Reg 2:0 Z;Assign Z = A+B+C+D+E
21、;Always( )BeginIf( Z 2)F=1;ElseF=0;EndEndmodule;43、用波形表示 D 触发器的功能。 （扬智电子笔试） 解答：略。44、用传输门和倒向器搭一个边沿触发器。 （扬智电子笔试） 解答：45、用逻辑们画出 D 触发器。 （威盛 VIA 2003.11.06 上海笔试试题） 解答：略。46、画出 DFF 的结构图,用 verilog 实现之。 （威盛） 解答：知道 DFF 是 D 触发器就好做多了。略。47、画出一种 CMOS 的 D 锁存器的电路图和版图。 （未知） 48、D 触发器和 D 锁存器的区别。 （新太硬件面试） 解答： 是边缘触发的也是就取
22、上升沿来的时候的值latch 是为高电平的时候 就是透明的49、简述 latch 和 filp-flop 的异同。 （未知） 解答：如 4850、LATCH 和 DFF 的概念和区别。 （未知） 解答：如 48。51、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的。 （南山之桥） 解答：应为 latch 为电平触发，容易产生毛刺干扰。52、用 D 触发器做个二分频的电路 .又问什么是状态图。 （华为） 53、请画出用 D 触发器实现 2 倍分频的逻辑电路？（汉王笔试） 54、怎样用 D 触发器、与或非门组成二分频电路？（东信笔试
23、） 解答：二分频电路即是 D 触发器的反相输出接入输入即可。55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频？ 解答：4 个56、用 filp-flop 和 logic-gate 设计一个 1 位加法器，输入 carryin 和 current-stage，输出 carryout 和 next-stage. （未知） 解答：略。57、用 D 触发器做个 4 进制的计数。 （华为） 解答：略。58、实现 N 位 Johnson Counter,N=5。 （南山之桥） 解答：下面的 Verilog 代码
24、描述了一个异步复位的 Johnson Counter.module johnson(clk,clr,out);input clk,clr;output4:0 out;reg4:0 out;always (posedge clk or posedge clr)beginif (clr) out= 5h0;elsebegin out= out 1;out0= out4;endendendmodule 59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器，15 进制的呢？（仕兰微电子） 解答：60、数字电路设计当然必问 Verilog/VHDL，如设计计数器。 （未知） 解答：略。61、
25、BLOCKING NONBLOCKING 赋值的区别。 （南山之桥） 解答：首先这两个词的意思是阻塞和非阻塞。这两种赋值的形式直接影响着你在设计中是否出现了锁存的现象 or 出现了触发器。阻塞赋值（） ，它在使用后立即赋值，使用在组合逻辑电路中。非阻塞赋值（=） ，它的赋值在下次的时钟脉冲到来时赋值，使用在时序逻辑电路中。在Verilog 中推荐使用非阻塞赋值。62、写异步 D 触发器的 verilog module。 （扬智电子笔试） 解答：module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output
26、7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 63、用 D 触发器实现 2 倍分频的 Verilog 描述？ （汉王笔试） 解答：module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in;
27、 assign in = out; assign clk_o = out; endmodule 64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑。 （汉王笔试）解答：PAL，PLD，CPLD ，FPGA。 module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; always (posedge clk or posedge reset) if(reset) q =
28、0; else q = d; endmodule 65、请用 HDL 描述四位的全加法器、 5 分频电路。 （仕兰微电子） 解答：四位全加器的描述：Module Add4( a,b,c,d,q,cp,clk,clr);Input a,b,c,d,clk,clr;Output q,cp;Reg a,b,c,d;Wire 3:0q;wire cp;Reg 4:0 Qout;Always(posedge clk or negedge clr )BeginIf(clr)Qout = 0;elseQout = a+b+c+d;EndQ = Qout3:0;Cp = qout4;Endmodule5 分频
29、电路的设计：Module 5Div(ClkIn,ClkOut,clr)Input ClkIn,clr;Output ClkOut;Reg ClkIn,clr,ClkOut;Reg 2:0 Count;Always( posedge ClkIn or negedge clr )BeginIf(clr)ClkOut = 0;ElseBeginIf(Count = 3h5)beginClkOut = 0;Count = 0;EndElseBeginClkOut = 1;Count = Count + 1;EndEndEndEndmodule66、用 VERILOG 或 VHDL 写一段代码，实现 1
30、0 进制计数器。 （未知） 解答：略。67、用 VERILOG 或 VHDL 写一段代码，实现消除一个 glitch。 （未知） 解答：68、一个状态机的题目用 verilog 实现（不过这个状态机画的实在比较差，很容易误解的） 。（威盛 VIA 2003.11.06 上海笔试试题） 解答：略。无图。69、描述一个交通信号灯的设计。 （仕兰微电子） 解答：(1) 在交通灯控制电路 JTDKZ 的设计中，利用状态机非常简洁地实现了对主、支干道指示灯的控制和有关单元电路的使能控制。(2) 在定时单元 CNT45S 和 CNT25S 的设计中，根据设计要求需进行减计数，但本设计中却使用的是加法计数，
31、只是在将计数结果转换成两位 BCD 码时，将计数的最小值对应转换成显示定时的最大值，计数值加 1 时，转换的显示值减 1，依此类推。70、画状态机，接受 1，2，5 分钱的卖报机，每份报纸 5 分钱。 （扬智电子笔试） 71、设计一个自动售货机系统，卖 soda 水的，只能投进三种硬币，要正确的找回钱 数。 （1）画出 fsm（有限状态机） ；（2）用 verilog 编程，语法要符合 fpga 设计 的要求。 （未知） 72、设计一个自动饮料售卖机，饮料 10 分钱，硬币有 5 分和 10 分两种，并考虑找零：（1） 画出 fsm（有限状态机） ；（2）用 verilog 编程，语法要符合
32、fpga 设计的要求；（3）设计 工程中可使用的工具及设计大致过程。 （未知） 73、画出可以检测 10010 串的状态图,并 verilog 实现之。 （威盛） 74、用 FSM 实现 101101 的序列检测模块。 （南山之桥） a 为输入端，b 为输出端，如果 a 连续输入为 1101 则 b 输出为 1，否则为 0。 例如 a： 0001100110110100100110 b： 0000000000100100000000 请画出 state machine；请用 RTL 描述其 state machine。 （未知） 解答：只处理 73；代码的书写是采用 Case 语句来完成的。例
33、如：Module Check( clk,clr,S,Q)Input clk,S,clr;Output Q;Reg clk,S,clr;Reg Q;Reg 2:0 State;Parameter A = 3h1; B = 3h2; C = 3h3; D = 3h4; E = 3h5;always(posedge clk or negedge clr)beginif(clr)Q = 0;ElseBeginSwitch (State):A: if( S )beginState = B;Q = 0;endElsebeginState = A;Q = 0;endB: if( S )beginState = B;Q= 0;endElsebeginState = C;Q= 0;EndC: if( S )beginState = B;Q= 0;endElsebeginState = D;Q= 0;endD: if( S )beginState = E;Q=0;endElsebeginState = A;Q=0;endE: if( S )beginState = B;Q=0;endElsebeginState = A;
