1、PCB 设计方法和技巧(1)时间:2006-09-08 来源: 作者: 点击：1156 字体大小: 【大 中 小】 1、如何选择 PCB 板材？选择 PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的 PCB 板子( 大于 GHz 的频率) 时这材质问题会比较重要。例如，现在常用的 FR-4 材质，在几个 GHz 的频率时的介质损 (dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。2、如何避免高频干扰？避免高
2、频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加 ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。3、在高速设计中，如何解决信号的完整性问题？信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology) 架构等。解决的方式是*端接 (termination)与调整走线的拓朴。4、差分布线方式是如何实现的？差分对的布线有两点要注意，一是两条线的长度
3、要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side) ，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side 实现的方式较多。5、对于只有一个输出端的时钟信号线，如何实现差分布线？要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。6、接收端差分线对之间可否加一匹配电阻？接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。7、为何差分对的布线要靠近且平行？对差分对的布线方
4、式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致 , 就会影响信号完整性(signal integrity)及时间延迟 (timing delay)。8、如何处理实际布线中的一些理论冲突的问题1. 基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。2. 晶振是模拟的正反馈振荡电路,
5、要有稳定的振荡信号, 必须满足 loop gain 与 phase 的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加 ground guard traces 可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能*近。3. 确实高速布线与 EMI 的要求有很多冲突。 但基本原则是因 EMI 所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和 PCB叠层的技巧来解决或减少 EMI 的问题, 如高速信号走内层。最后才用电阻电容或 ferrite bead 的方式,
6、以降低对信号的伤害。9、如何解决高速信号的手工布线和自动布线之间的矛盾？现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。 各家 EDA 公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如 , 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器 , 才是解决之道。10、关于 test c
7、oupon。test coupon 是用来以 TDR (Time Domain Reflectometer) 测量所生产的 PCB 板的特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon 上的走线线宽和线距(有差分对时) 要与所要控制的线一样。最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR 探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon 上量测信号的点跟接地点的距离和方式要符合所用的探棒。详情参考附件。11、在高速 PCB 设计中，信号层
8、的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在 dual stripline 的结构时。12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地平面之间的信号是否可以使用带状线模型计算？是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。13、在高密度印制板上通过软件自动产
9、生测试点一般情况下能满足大批量生产的测试要求吗？一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。14、添加测试点会不会影响高速信号的质量？至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔 (via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率
10、速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。15、若干 PCB 组成系统，各板之间的地线应如何连接？各个 PCB 板子相互连接之间的信号或电源在动作时，例如 A 板子有电源或信号送到 B 板子，一定会有等量的电流从地层流回到 A 板子 (此为 Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接
11、法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。16、能介绍一些国外关于高速 PCB 设计的技术书籍和资料吗？现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB 板的工作频率已达 GHz 上下，迭层数就我所知有到 40 层之多。计算机相关应用也因为芯片的进步，无论是一般的 PC 或服务器(Server)，板子上的最高工作频率也已经达到 400MHz (如Rambus) 以上。因应这高速高密度走线需求，盲埋孔 (blind/buried vias)、mircrovias 及build-up 制程工艺的需求也渐渐越来越
12、多。 这些设计需求都有厂商可大量生产。以下提供几本不错的技术书籍：1.Howard W. Johnson，“High-Speed Digital Design A Handbook of Black Magic”；2.Stephen H. Hall，“High-Speed Digital System Design”；3.Brian Yang，“Digital Signal Integrity”；4.Dooglas Brook，“Integrity Issues and printed Circuit Board Design”。17、两个常被参考的特性阻抗公式：a.微带线(microstri
13、p)Z=87/sqrt(Er+1.41)ln5.98H/(0.8W+T) 其中，W 为线宽，T 为走线的铜皮厚度，H为走线到参考平面的距离，Er 是 PCB 板材质的介电常数(dielectric constant)。此公式必须在 0.1100MHz）高密度 PCB 设计中的技巧?在设计高速高密度 PCB 时，串扰 (crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性 (signal integrity)有很大的影响。以下提供几个注意的地方：1.控制走线特性阻抗的连续与匹配。2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知
14、道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。3.选择适当的端接方式。4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。5.利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。23、模拟电源处的滤波经常是用 LC 电路。但是为什么有时 LC 比 RC 滤波效果差？LC 与 RC 滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是
15、否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如 RC。但是，使用 RC 滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。24、滤波时选用电感，电容值的方法是什么？电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果 LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的 ESR/ESL 也会有影响。另外，如
16、果这 LC 是放在开关式电源(switching regulation power)的输出端时，还要注意此LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。25、如何尽可能的达到 EMC 要求，又不致造成太大的成本压力？PCB 板上会因 EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了 ferrite bead、choke 等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过 EMC 的要求。以下仅就 PCB 板的设计技巧提供几个降低电路产生的电磁辐射效应。1、尽可能
17、选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。 2、注意高频器件摆放的位置，不要太*近对外的连接器。3、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到 chassis ground。6、可适当运用 ground guard/shunt traces 在一些特别高速的信号旁。但要注意guard/shunt t
18、races 对走线特性阻抗的影响。7、电源层比地层内缩 20H， H 为电源层与地层之间的距离。26、当一块 PCB 板中有多个数 /模功能块时，常规做法是要将数/模地分开，原因何在？将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交*，模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。27、另一种作法是在确保数/模分开布局，且数/模信号走线相互不交*的情况下，整个 PCB板地不
19、做分割，数/模地都连到这个地平面上。道理何在？数模信号走线不能交*的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交*，则返回电流所产生的噪声便会出现在模拟电路区域内。28、在高速 PCB 设计原理图设计时，如何考虑阻抗匹配问题？在设计高速 PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层( 电源层或地层)的距离，走线宽度，PCB 材质等均会影响走线的特性阻抗
20、值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些 terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。29、哪里能提供比较准确的 IBIS 模型库？IBIS 模型的准确性直接影响到仿真的结果。基本上 IBIS 可看成是实际芯片 I/O buffer 等效电路的电气特性资料，一般可由 SPICE 模型转换而得 (亦可采用测量，但限制较多)，而SPICE 的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商
21、提供，其 SPICE的资料是不同的，进而转换后的 IBIS 模型内之资料也会随之而异。也就是说，如果用了 A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的 IBIS 不准确， 只能不断要求该厂商改进才是根本解决之道。30、在高速 PCB 设计时，设计者应该从那些方面去考虑 EMC、EMI 的规则呢？一般 EMI/EMC 设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(30MHz)后者则是较低频的部分(10mil( 一般为 12-15mil)，如/HCS、
22、/HRD、/HWT、/RESET。3.5 模拟信号走线线宽10mil(一般为 12-15mil)，如MICM、MICV、SPKV 、VC、VREF、TXA1、TXA2、RXA、TELIN、TELOUT。3.6 所有其它信号走线尽量宽，线宽5mil(一般为 10mil)，元器件间走线尽量短(放置器件时应预先考虑)。3.7 旁路电容到相应 IC 的走线线宽25mil，并尽量避免使用过孔。3.8 通过不同区域的信号线(如典型的低速控制/状态信号)应在一点( 首选)或两点通过隔离地线。如果走线只位於一面， 隔离地线可走到 PCB 的另一面以跳过信号走线而保持连续。3.9 高频信号走线避免使用 90 度角弯转，应使用平滑圆弧或 45 度角。3.10 高频信号走线应减少使用过孔连接。3.11 所有信号走线远离晶振电路。3.12 对高频信号走线应采用单一连续走线，避免出现从一点延伸出几段走线的情况。3.13 DAA 电路中，穿孔周围(所有层面) 留出至少 60mil 的空间。3.14 清除地线环路，以防意外电流回馈影响电源。
