1、第三代移动通信与信号完整性 一、第三代移动通信必须解决信号完整性问题CDMA 技术应用于移动通信系统，可以克服同频干扰提高频谱效率；可以克服多径传播改善传输性能；可以采用变速编码实现话音间隙的利用；可以采用软切换增加切换可靠性，提高系统容量等，因而成为第三代移动通信多址技术的首选标准。中国提出的 TD-SCDMA 方案-运用同步码分多址（SCDMA） 、智能天线（Smart Antenna） 、软件无线电（Software Radio） 、联合检测（Joint Detection）和多载波（Multiple Carrier）等先进技术，受到国际电联的高度评价并被确定为 IMT-2000 的三个
2、主要空中接口标准之一，并日益得到业界的认可和重视。目前，信息产业部电信科学技术研究院与重庆邮电学院、重庆移动通信工程研究中心、重邮信科以及西门子等单位友好合作，进行 3G TD-SCDMA 通信设备的进一步研究，以确保在近期开发出全套 TD-SCDMA 系统设备，并投入试验和运营。第三代移动通信系统的重要特点之一是数据速率提高了。在 TD-SCDMA 系统终端设计中，仅模拟基带部分处理速率就达到 122.88Mbits，这已步入高速数据速率领域了。随着技术的发展，数字系统数据速率、时钟速率和电路密集度在不断增加，新的串行数据通信标准已把数据速率提高到吉比特每秒数量级，上升时间达到亚纳秒级，电缆
3、、互连、印制电路版和硅片将表现出与低速设计中截然不同的行为，即出现信号完整性问题，这使得高速数字系统设计面临严峻挑战。因此，在第三代移动通信设备开发与高速设计中必须重视和解决好信号完整性问题。二、第三代移动通信信号完整性问题的表现1信号完整性问题对系统的影响信号完整性（Signal Integrity）是指信号通过信号线传输后仍保持其正确的功能特性而未受到损伤的一种特性，未受到损害的信号在电路中能以正确的时序和电压作出响应。为了正确识别和处理数据，集成电路要求在时钟边沿前后输入的数据保持不变的时间段。由集成电路的时序可知，如果信号在稳态时间内发生了较大的跳变，集成电路就可能误判或丢失部分数据。
4、若信号具有良好的信号完整性，则电路具有正确的时序关系和信号幅度，数据不会出现错误的捕获，意味着收端能够得到比较纯净的数据。相反，若出现误触发、阻尼振荡、过冲、欠冲等情况，就会引起任意的信号跳变，导致把输入的畸变数据送入锁存，或在畸变的时钟跳变沿捕获数据，信号不能正常响应。数字系统容忍信号完整性问题的能力是有限的，足够严重的信号完整性问题可能使系统性能下降，甚至根本不工作。2信号完整性损伤的起因及表现信号完整性损伤源于电路的互连。一段导线并不仅仅是电的导体，它在低频段呈阻性，在中频段呈容性，在高频段成感性，到甚高频时则变成了辐射天线。正是这种天线效应导致了信号串扰和电磁干扰。导体特性尺寸压缩到
5、0.5m 以下时，集肤效应使金属表面电阻的下降比断面电阻下降慢而造成信号完整性损伤。由距离过近的结构产生的电容效应随着布线间距的减小而增大，将对信号的传输产生更大的影响。由引线尺寸和返回路径所决定的电感效应，成为封装级和电路板级必须考虑的因素。当集成电路图形线宽小于 0.5m 时，电感效应变得十分明显，两条平行走线间会存在明显的互感，而一些噪声会随之耦合到逻辑电路中，使得信号呈现出与低频设计中截然不同的现象，即信号完整性受损。仿真证实集成电路切换速度过高、端接元件的布设不正确、电路的互连不合理等都会引发信号完整性问题。信号完整性损伤主要包括反射、串扰、振荡、接地反弹等。（1）信号反射反射就是传
6、输线上的回波。信号功率的一部分经传输线传给负载，另一部分则向源端反射。在高速设计中，可以把导线等效为传输线，而不是集总参数电路中的导线，如果阻抗匹配（源端阻抗、传输线阻抗与负载阻抗相等） ，反射不会发生。反之，若负载阻抗与传输线阻抗失配就会导致收端反射。布线的某些几何形状、不适当的端接、经过连接器的传输及电源平面不连续等因素均会导致信号反射。（2）信号过冲和下冲过冲（Overshoot）指信号跳变的第一个峰值（或谷值）超过规定值 -对于上升沿是指最高电压，而对于下降沿是指最低电压。下冲（Undershoot）指信号跳变的下一个谷值（或峰值） 。信号过冲和下冲是由集成电路切换速度过高以及信号传输
7、路径反射引起的，在驱动器和接收器之间的多次反射会形成阻尼振荡，若振荡幅度超过集成电路的输入切换门限，会导致时钟出错或数据的错误接收，过分的过冲还可能造成集成电路内部的元件过压，甚至损坏。（3）信号串扰串扰（Cross-talk）是没有电气连接的信号线之间的感应电压和感应电流导致的电磁耦合。这种耦合会使信号线起着天线的作用，其容性耦合引发耦合电流，感性耦合引发耦合电压，并且随着时钟速率的升高和设计尺寸的缩小而加大。这是由于信号线上有交变的信号电流通过时，会产生交变的磁场，处于该磁场中的其它信号线会感应出信号电压。在低频段，导线间的耦合可以建立为耦合电容模型，在高频段，可以建立为电感-电容集总参数
8、导线或传输线模型。印刷电路板层的参数、信号线间距、驱动端和接收端的电气特性及信号线端接方式都对串扰有一定的影响。（4）电磁干扰电磁干扰与串扰相似，串扰是发生在印刷电路板上两传输线之间的耦合，电磁干扰是印刷电路板上的传输线受到板外的辐射源（如测试探针或其它印刷电路板）的干扰。电磁干扰建模可以把导线段视为偶极子天线处理。（5）信号振荡和环绕振荡（Ringing）和环绕（Rounding）表现为信号反复出现过冲和下冲，在逻辑电平的门限上下抖动，振荡呈欠阻尼状态，而环绕呈过阻尼状态。信号的振荡和环绕主要是由传输线上过度的寄生电感和电容引起收端与源端的阻抗均失配所造成的。同反射一样，它们可以通过适当的端
9、接予以抑制。通常，周期脉冲信号？如时钟信号？包含丰富的高次谐波而容易发生信号完整性故障，更应多加防范。（6）信号迟延信号迟延表明数据或时钟信号没有在规定的时间内以一定的持续时间和幅度到达收端。集成电路只能按规定的时序接收数据，过长的信号迟延可能导致时序违背和功能混乱。信号迟延是由驱动过载、走线过长的传输线效应引起的。传输线上的等效电容、电感会对信号的数字切换产生延时，影响集成电路的建立时间和保持时间，迟延足够长会导致集成电路无法正确判断数据。（7）接地反弹与衬底耦合接地反弹（Ground Bounce）指由于电路中较大的电流涌动而在电源与接地平面间产生大量噪声的现象。如大量芯片同步切换时，会产
10、生一个较大的瞬态电流从芯片与电源平面间流过，芯片封装与电源间的寄生电感、电容和电阻会引发电源噪声，使得零电位平面上产生较大的电压波动（可能高达 2V） ，足以造成其它元器件误动作。由于接地平面的分割（分为数字接地、模拟接地、屏蔽接地等） ，可能引起数字信号传到模拟接地区域时，产生接地平面回流反弹。同样，电源平面分割也可能出现类似危害。负载容性的增大、阻性的减小、寄生参数的增大、切换速度增高以及同步切换数目的增加，均可能导致接地反弹增加。同时，衬底耦合（Underlay Coupling）可能使设计面临更大的挑战。在硅片设计中，由于衬底具有一定的电阻率，电流通过时会产生压降。而 MOSFET 管
11、的阈电压（开启）取决于栅区下面衬底的有效电压，这意味着任何衬底电流产生的压降可能超过 MOSFET 管的阈电压，而且可能超过逻辑门或时钟电路的阈电压，使工作很不稳定。随着水平尺度与垂直尺度下降，衬底的电阻增大，情况就变得愈坏。三、第三代移动通信信号完整性问题的解决办法对芯片设计，通常采用两种方法解决信号完整性问题。其射频解决方案集中于传输线，常在封装边界上使用阻抗匹配办法，而数字解决方案则强调封装的选择，控制同步切换数量和切换速度，在封装外部电源引脚与地之间使用旁路电容，在集成电路内部的电容则通过金属层的重叠来实现，即为高速瞬态电流提供一个局部低阻抗通路，防止接地反弹。然而，对深亚微米设计中的
12、信号完整性问题，通常的解决方案不再适用。例如，限制边沿速率（dIdt 和 dVdt）虽然能够明显地改善接地反弹和串扰，但它同时限制了时钟速率。因此，必须研究新的解决方法。例如，衬底电阻增加问题可采用绝缘体上硅（SOI）技术来解决。现在，解决信号完整性问题的方法主要是：电路设计、合理布设和建模仿真。1电路设计在电路设计过程中，通过控制同步切换输出数量，同时控制各单元的最大边沿速率，得到最低且可接受的边沿速率，可以有效地控制信号的完整性。此外，为高扇出功能块（如时钟驱动器）选择使用差分信号？比如，时钟通常使用 ECL 信号或全摆幅的差分信号？也有利于保持信号的完整性。对于应用工程师，通常是在传输线
13、上端接无源元件（电阻、电容和铁氧体等）来实现传输线与负载间的阻抗匹配。端接策略的选择应该是对增加元件数目、切换速度和功耗的折中。端接串联电阻或阻容电路，应该尽量靠近激励端或接收端，并获得阻抗匹配，同时，电阻可以消耗掉逻辑电路的无用直流功率，电容（如 39pF）可以在满足切换速度的条件下削弱阻尼振荡强度，但同时须仔细选择该电容，防止其引脚电感引起振荡。2合理布设布设是很重要的。设计者应该在不违背一般原则的前提下，利用已有的设计经验，综合多种可能的方案，优化布设，消除各种潜在的问题。虽然由一些设计规则驱动的布线器有助于设计者优化设计，但还没有一种完全由用户定制设计规则和完全支持信号完整性分析的布线
14、器。布设工具应该与全部寄生参数抽取相结合，以得到对于时滞率和迟延的准确预测。成功的布线器不仅应有精确的寄生参数抽取，还应能与信号完整性工具相结合，在发现信号完整性降到要求之下时重新布设。3建模仿真合理地进行电路建模仿真是最常见的解决办法。在现代高速设计中，仿真分析越发显示出其优越性。它能给出准确、直观的设计结果，便于提早发现隐患，及时更改，缩短设计时间，降低设计成本。设计者应对相关因素作合理估计，建立合理的模型。对于集成电路设计，电路的仿真必须在封装环境下进行，才能更接近铸模后的硅片测试结果。由于信号完整性问题经常作为间歇性错误出现，因此重视同步切换控制、仿真和封装，保证设计符合信号完整性要求
15、，争取在硅片制造前解决问题是至关重要的。对于集成电路应用，可利用仿真来选择合理的端接元件和优化元器件的布设，更容易识别潜在问题，并及时采取正确的端接策略和布设约束机制来解决相关的信号完整性问题。随着时钟频率的增加和集成电路图形线宽的持续下降，保持信号完整性对设计者来说越来越富有挑战性，这使得建模仿真成为设计中必不可少的环节。四、第三代移动通信的信号完整性仿真模型和工具简介现在，用来分析信号完整性的仿真工具有很多，各具特色，应该适当选用。1SPICE 模型SPICE（Simulation Program with Integrated Circuit Emphasis）模型发展最早，在集成电路业
16、界已成为模拟晶体管级电路描述的非正式标准。它基于晶体管和二极管特性参数建模，故运算量特别大，运算特别耗时（可能要几天） ，因此用户需要在仿真精度和运算耗时之间折中。SP ICE 模型一般不支持耦合线（或损耗线）的仿真，而这正是高速电路设计中信号完整性仿真的关键因素。2IBIS 模型IBIS（InputOutput Buffer Information Specification）模型是反映芯片驱动和接收电气特性的一种国际标准。它基于 V-I 曲线，对 IO Buffer 快速建模，它提供一种标准的文件格式来记录诸如激励源输出阻抗、上升下降时间及输入负载等参数，非常适合做振荡和串扰等高频效应的系
17、统级计算与仿真。IBIS 是一个简单的模型，计算量小，速度快，精度高，已被广泛选用。3VHDL-AMSVHDL-AMS 是针对模拟和混合信号行为的建模语言。它是一个相对较新的标准，还没有广泛的模型开发器基础，也不被很多模拟器支持。在它被广泛地用来作信号完整性仿真之前，模型仿真开发器方面还有很多工作需要完成。（1）Quantic EMCQuantic EMC 是信号完整性和电磁兼容软件模拟分析工具，是西门子公司专用的电磁兼容分析工具。它可以很方便地进行信号完整性和电磁干扰的仿真，它的功能强大，效率高。（2）XTKXTK 是 Viewlogic 公司在高速系统设计领域研发的高性能信号完整性分析工具，它可以准确地分析复杂的印刷电路板及由多块印刷电路板构成的系统的信号质量和传输线延时。XTK 是一个串扰分析工具包，其中包含多种分析工具。（3）LineSim 与 BoardSimLineSim 和 BoardSim 是 HyperLynx 公司（PADS Software 的子公司）开发的仿真工具。LineSim 用在布设设计以前约束布线和各层的参数，设置时钟的布线拓扑结构，选择元器件的速率，诊断并避免信号完整性、电磁辐射及串扰等问题。BoardSim 用于布设以后快速地分析设计中的信号完整性、电磁兼容性和串扰问题，生成串扰强度报告，区分并解决串扰问题。
