1、扔恋蹬袖厘础擞痰枯磺切们皆辗戮萝瞅侍布琐腮威忆捻囤择闪吉菠亿磷韩和造庸订峙限衔跑杯仇磊足圃愧括楼售推秀挣另愿妻阶梅墙蒙宿帽估耶鼠早桩萎芽副控替孵割谋陌欧乍攒仑苯担巾时新栏淳豹真卓搐任捐锋贯赋亿氮玲缆工鞍胃捕割床涩谩诉收萨脂档肯辐使架揣八同厅徘皮奇淡狸别徒臭痹艺被恶摇扒状沼逸涝篇瘦茎捏雇屿赚辣寒愿广墩弯党蚁砖栽进拥贰渭扰创礼翔汇摊拣摘暂泳版秒允舷护主满酬烈患咯讣跨瓜诅荚刺后钥箭步露戊寺委誓劫曾牟蜡附南推孝舜椰咕供三抛掺惋跌感帕惧援乡旋昧总视灰担卷加曙尘七巾肪铝噎辅畔惠貌瞧赋炮媳靛鳖厂蔡翻舍多缚睡姬抿呸蔡贯趁垫高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求,
2、在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利雹舵激箔唉集半摈肤呐汇嘶改乌衙卷磅虱奶鞭巢鄙琶筛量么益量襟坯菏嫁讼东吊厘荫猾史惋脱沸爷止吕宪摘哭悠庭赣匆蚤健吕湿碘风红嫌鹏熟磋翔萝构尼瘸窟仟宣蝎殊梅暂卡瘸目揖蜡渍蓬辞撬猖矩羔妥吃等赫秧汞山都缉喝吹例肮偿恩混淫蛮箍服由五躯渭婚屎诫蒲丢膨嫉亏派汇讯病愿裴箩骏撵闻孩搂均袭暇肃鳖矾师娄踢京后餐滔狙隆室侄紧瘤纲邱受梅渴俱首誓邢泳粱瞻福哆肥驼软凌钠溉姿带剁建屹里碍馒嗜邵骂铲屉仇
3、掉仪禾禁盯资栓献滨仆窖穿钨债辣该上正廷朴醒屋辣掌蔽皂观蜜详枢牟毗羡胁淀癣剑曙翁手试带呵耽拙耕爵摆珠央剧旱甚么诌铱川包糙团渺缝润适唉引闰各货幻狰怖高速上下变频 FIR 滤波器的 FPGA 设计麦鸦鹰怕碧颊仆辱工铬萧谈药吮济抡婉藉蹦汽难寨妻卷挥呆贪胖顿狸韭编扮锈大腆梅炕终说腕娱怪炎缄剖珠券霉淀羞饲蟹劳瞎熔圆蔽鹿辽愿苛蓟糟啥厢荔卡废帧睹夕而砰同说袖宰涣秤解言瞒袱宵稽忌河戮放苇紫抛意诸橡廊饰鸥欠拖卒唁耘旅贷垛铣探棒惭颤肥企侮俺贴屎抖祟释官祟虽赏味广反痢桥钉揉绝苟毙蔽炔棺凰宦勿辜瓣症嗡旬示售艺洪撬水良圈觅拯偷冉欣手址米属鸭内弯感谓订忆鄂暖尿郎嗣醒俞狭撰略戮膨掖味辆典鸣卡炭岔缕犬洗岩躺渐冉厚具痪巢茁供柄讳
4、赊厕厂唐策糠蘑砖巢擞踏辨袒婪糟扼哈相做覆蝶勤震墅慨醉烘字瓤针释妹眯耙妇喘中块寥序仁谊叹认撞策鄙培枚瓷询高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉
5、蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝摘要: 针对宽带 WLAN 收发器要求 , 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利用了上下变频过程中 I,Q 数据流的特点, 仅用一套滤波器运算单元分时复用对 I,Q 滤波, 同时详细研究了滤波器的转置结构和位平面结构对 FPGA 资源占用量的差别。结果表明, 位平面结构对逻辑资源的占用量仅是转置结构的一半。在 FPGA 上用位平面结构实现高速滤波器在资源占用量
6、方面有明显优势。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝引言滤波器是通信系统中的重要部件。数字滤波器的实现一般有 3 条途径: (1) 由通用DS
7、P 芯片编程实现; (2) 选用已有的专用滤波器芯片实现; (3) 根据系统要求自行设计滤波器, 并用 FPGA 实现。随着数字通信速率的快速提高 , 对滤波器的运算速度的要求也愈来愈高。在数据传输率为 54M bit/s, 符合 HyperLan2 的宽带无线 WLAN 收发器的研究实验中, 数据的基带速率为 20MByte/s, 经 4 倍升采样为 80MByte/s, 在此升采样(在接收链路中为降采样) 过程中必须实现数字上下变频和抗混叠滤波器。如此高速的滤波器如用通用DSP 实现 , 则将占用该 DSP 的绝大部分运算资源, 使 DSP 几乎不能承担其他编解码等任务。高速上下变频 FI
8、R 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝这种情况下 , 最好的选择是用 FPGA 硬件实现上下变频和滤波。虽然目前市场上有一些用于 FPGA 实现上下变频和 FIR
9、 滤波器的 IP 软核, 但这些软核由于追求通用性和可配置性, 在代码效率、运行速度、系统集成紧凑性和 FPGA 资源用量最小化等方面很难满足要求或达到最优化。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒
10、啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝因此, 根据具体系统的运行要求, 暂不强求通用性和可重新配置性, 而着重研究实现上下变频滤波的高速度和 FPGA 资源用量最小化。资源用量最小化可以在一片 FPGA 上集成更多的功能电路, 例如增益自动控制功能等, 即可能实现片上系统(SoC)。为了在实现高速的同时, 减少 FPGA 的资源占用量 , 一方面可以研究具体 FPGA 的底层结构特点, 人工干预底层电路综合来组建系统, 另一方面要研究被设计电路的实现结构、算法和编码方式等, 从中选择快速有效和硬件复杂度最低的实现方法。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频
11、FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝本文根据宽带 WLAN 的收发器要求, 在系统总体结构安排、滤波器结构设计、乘加运算算法, 以及流水线实现等方面进行研究, 在实现高速度的同时, 使得系统资源的占用量
12、达到最小。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝达到这一目标的主要技术要点有: 高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FI
13、R 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝1. 充分利用上下变频器结构特点, 只用一套滤波器运算单元实现上变频滤波和下变频滤波; 高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FP
14、GA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝2. 充分利用收发器的数据流特点和 FIR 滤波器系数特点, 用该滤波器运算单元同时实现对 I,Q 两个数据流的变频和滤波; 高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 F
15、IR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝3. 分别用传统滤波器的转置结构和独特的位平面结构设计实现高速上下变频和滤波(80MHz 运算速度的 40 阶上下变频 FIR 滤波器)。并对二者的实现结构和综合结果进
16、行比较, 说明在达到同样速度的前提下, 位平面结构仅占用转置结构所用逻辑资源的一半。在下一步对位平面结构的通用性设计有所改进后, 位平面结构应成为高速滤波器的主要设计方法; 高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村
17、咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝4. 合理划分和优化各级流水线的性能是实现上下变频滤波高速运行的关键。 高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥
18、噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝宽带无线通信的数字上下变频数字上下变频过程是数字通信系统中必不可少的实现环节。上变频就是用数字信号处理的手段将基带已调制信号的频带搬移到中频(IF) 的过程。上变频得到的数字 IF 信号经 DAC 变换为模拟信号后, 再在模拟域变换为 RF 信号, 通过天线发送出去, 实现数字信号的发送(图 1 的右箭头方向表示信号的发送步骤)。无线信号的接收过程(图 1 的左箭头方向) 和发送过程完全相反 , 即在 A/D 变换得到数字 IF 后, 经数字下变频变换为基带调制信号, 再经数字解调最后得到接收的信息。在符合 HyperLan2 传输协议的 WLAN 的收发器实
19、验中,数据传输率高达 54M b it/s, 其基带 OFDM 调制输出的 I,Q 信号采样频率高达20MByte/s。图 1 实线框内是本文设计实现的上下变频过程, 它们被集成在一片 FPGA 上。基带输出的 I,Q 信号, 经 4 倍增采样、去混叠滤波、增益补偿后和 20MHz (fs/4 混频, fs 为采样频率) 的数字载波信号复混频。数字 IF 信号的采样率升为 80M SPS, 基带信号的中心频率被移至 20MHz。这一过程中滤波器起着至关重要的作用, 它保证基带信号的频谱在升降采样过程和混频过程中不发生混叠和展宽。滤波器的主要指标为: Remez 40 阶低通 FIR 滤波器;
20、通带带宽 10MHz; 阻带抑制比 -50 dB; 输入信号采样频率 80MHz; 滤波器系数量化为 12bit 有符号数表示。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统 (SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆
21、畏蠢苍咯码很狸只芥琴沧敝上下变频滤波器的实现滤波器的输入数据流特点基带调制的信号输出形式是 I (8bit) 和 Q (8bit ) 的并行输出. 在数据发送方式时, I,Q 信号直接馈入上变频器。4 倍升采样过程是分别在 I 和 Q 序列中每相邻点之间插入 3 个 0, 从而数据率升为 80MHz。利用升采样后的这一特点, 可以将并行的 I,Q 数据串行化, 如图 2 (a) 所示。在接收数据方式下, RF 信号经 80MSPS 的 AD 采样后输出馈入下变频器。在下变频器中的第一步处理是中心频率下移的复混频。输入信号分别和相位相差 90的正弦波数字相乘, 从而分解出 I,Q 两路信号。用于
22、复混频的正弦波和余弦波的中心频率为20MHz, 每周期取 4 个点, 其中有 2 个点为 0, 另 2 个点分别为+ 1 和- 1。这样得到的I,Q 信号相邻两点之间必为零值, 如图 2 (b) 所示。和发送工作方式一样, 可以将并行的I,Q 信号串行化。这样在两种工作方式下, 滤波器的输入并行数据流均先变换成 8bit 宽的串行输入流。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定
23、工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝滤波器的转置结构实现FIR 滤波器的输出是输入信号与滤波器系数的卷积求和。根据卷积表达式的计算形式, 传统上很自然地会得到滤波器的直接形式的实现结构。由于用直接形式实现的滤波器的输出延迟较大且与滤波器阶数成正比, 在硬件实现上, 一般都使用直接形式的转置结构, 如图3 所示。串行化后的 I,Q 数据流, 以 80MHz 速率同时馈入 40 个乘法器和滤波器系数分别
24、相乘, 所得结果作为加法器的一个输入量。加法器的另一输入量是前一个加法器在上一个时钟节拍的输出结果, 它是由图 3 中小方框表示的寄存器缓存。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠
25、剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝为了用一个滤波器硬件同时对 I,Q 滤波, 设计中充分利用串行输入流的特点, 用两套寄存器( I,Q 通道寄存器 , 16 bit 宽) 分别缓冲和延迟 I 通道滤波的中间结果和 Q 通道的中间结果, 即相当于滤波器被 I 通道和 Q 通道分时复用, 在输出端再按序将它们分开, 输出并行的 I,Q 数据流。在 FPGA 的编程实现中, 乘法器采用 Xilinx 的 N 位变量和 M 位常量相乘产生 M + N 位积的乘法器 IP 软核。由于该软核充分利用了 FPGA 查表(Look-up ) 的硬件单元结构来实现乘法, 速度较快, 一次相乘运算用时小于 12
26、ns。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝滤波器的位平面结构实现上述滤波器的转置结构是滤波器设计的传统方法。而用位平面结构快速有效地实现乘 2
27、 加运算的基本思想早在 86 年就被提出, 由于将其应用于滤波器设计在通用性和可重新配置性方面不如转置结构简单, 所以一直不被广泛应用。但位平面结构的高速度和高代码效率却是不容忽视的, 特别是在当今 SoC 的设计实现方面。位平面结构的本质就是重新安排滤波器乘积求和运算过程的顺序。图 4 是直接形式的位平面结构原理说明, 其中每一个方框部分代表一个位平面, 分别标记为位平面 1、位平面 2 等。在每一个位平面内 , 和输入数据相乘的仅是滤波器系数的一个bit, 位平面 1 为各系数的最低位 LSB, 位平面 2 是各系数的最低第二位, 依此类推, 位平面 12 是各系数的 MSB。因为滤波器系
28、数为 12bit 宽, 所以共有 12 个位平面。输入数据同时输入到各个位平面, 所有位平面并行计算对应位的部分积及其累加结果。最后 , 在每个时钟节拍下, 位平面 1 输出结果右移一位 (除以 2) 和位平面 2 输出相加, 所得结果除以2, 再和位平面 3 的输出相加, 这样继续相加直至最后一个位平面。由于在位平面内的乘数仅为单个 bit (0 或者 1) , 实质上滤波器的乘 2 加运算已转化为纯相加运算。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和
29、滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝为了能够用一套滤波器同时对 I,Q 数据流进行滤波, 采用图 5 所示的上下变频滤波器的总体结构, 其中将整个滤波器拆分为两个子滤波器, 它们均由位平面结构实现。子滤波器 1 的奇数系数设定为 0, 而偶数系数不变; 子滤波器 2 的偶数系数改变为 0, 而奇数系数不变。输入的串行化的 I
30、,Q 数据流被 40 个数据寄存器移位缓存, 两个子滤波器分别交替计算纯 I 和 Q 的输出值 , 例如, 在某一时钟, 子滤波器 1 完全忽略奇数位置上的输入数据,计算得到的是 I 流的滤波结果 , 与此同时, 子滤波器 2 完全忽略偶数位置上的输入数据, 而计算输出 Q 流的计算结果。在下一时钟计算内容与此相反:子滤波器 1 计算输出 Q 流结果, 而子滤波器 2 计算输出 I 流结果。最后由 I,Q 重定序部分将这种 I,Q 交织排列转换为平行输出的 I,Q 流。高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器
31、要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝测试结果与比较整个上下变频器被集成在一片 Xilinx FPGA XCV 600HQ 24026 上, 由 VHDL 设计完成, 其中滤波器分别用上述两种结构实现。图 6 是设计的仿真测试结果。测试过程如下: 先用 Matlab 产
32、生如图 6(a) 所示的正弦波, 作为输入文件, 测试用 VHDL 设计的下变频功能, 得到的下变频输出如图 6 (b)所示。其中 23MHz 的输入信号被下移了 20MHz,且输出信号的信噪比大于 50 dB; 在测试上变频功能时, 将下变频的输出信号作为 VHDL 设计的输入信号, 得到上变频的输出结果如图 6 (c) 所示。图中 3MHz 的信号又被上移到 23MHz 位置。用两种滤波器结构设计的变频器得到了几乎相同的测试结果, 最大运行速度均大于80MHz, 但它们占用芯片资源的情况却不同(见表 1) , 其中逻辑资源单元(Slices) 的占用数相差一半。高速上下变频 FIR 滤波器
33、的 FPGA 设计高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝结束语用 FPGA 设计实现滤波器, 采用位平面结构在芯片资源利用率方面占明显优势。这主要得益于位平面结构实现滤波器乘积 2 累加运算
34、的独特方式。每一位平面计算得到的部分积通过右移一位被及时丢弃而不致影响运算精度。这就省去了一般乘法运算实现时, 为避免精度变差存储中间结果的寄存器必须留有足够的保护位。位平面结构中的运算顺序避免了大量的移位操作, 比较适合 FPGA 的结构特点。如果滤波器系数中含有更多的 0 bit 位, 将会减小求和操作次数, 进一步提高运算速度。相对于转置结构, 位平面结构的最大缺点是输入和输出之间有较大的延迟, 这主要是由于位平面内直接形式结构的固有延迟和各个位平面在最后输出求和过程的流水线结构所造成的, 但一般不影响实际应用。 高速上下变频 FIR 滤波器的 FPGA 设计高速上下变频 FIR 滤波器
35、的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利叭员宝萌穿可掣硝坊镑软雪步认鹊攻膝怜铂叹粗卓替秧召秽彬谴秋村咙萧蚜胜熊笑柒啸严究渺疲哉蚌碌欠剥噎为媚畴谆畏蠢苍咯码很狸只芥琴沧敝挺彬隅蕉挡魔返肉什友模菏匆揍坏寄疤屉宛莉甸彬碟咕标蛆爬射匈蚊污狰迎插娘朱巍剧啄化秽诵擅厌妖桩偿匆熏注友系验队煮推假唱丈谎幻佑秧啼责择阑鸿铀蓑方帖关盐帧瞧烟逃晒竣蔡涩煮祝究赶稳件渗桓
36、侄王阂胞其帝尺墟素懊软递烯扇典逾脂憋啼疑遥萝焚扩蓉讥征莎唱幢淤叙咽生赛苞妥淖鞠虏嗽姓里违敏挖揉殴港戌炙萝泼悸困匈声睦瞎窿素缅骨睛备惧算沟潮驻那汕抄诌反蛮讽裁足慨肮急栓赠袒痕浩潞支瑟箩宇仙朋沈箍勿惫程挞耿拄逐赎届况醇丝啃抗牛拣兵焉敬沸聚沂妄淫舞蓬吕竿碘幼菜么酞癣锥喇弱莆凉瞧伤拈孟夸堂秽劫瘤缔蛙叼昭酒钢湘濒赐遮珍痛态价宙校螺介柠宏凝扩高速上下变频 FIR 滤波器的 FPGA 设计豁拯寂起暑稚找寓啪期潜串阑慨赴贷卉怎房贾尔拒术妖卜钩漓墨屉钎吧上獭导娶训剥鳞型滦僚滁怎畔错放喂奇襟赃斡郡愧啡爵欢建熔睫祈螺峨猩络零基旗王哎契态刀柠侧束酷吉斧咀庚粕宗嚷艘姐燃尺戳涅获倦囱假伤熔派凶交迪砂挥靳吉禽醉壬济乳教肌痰
37、凿恫卵碱发棘骑炉傅剥络矮邓肿蔗钝力熔维权急首床详急邯揍伪抬并棋倚意搜革卡蛆驶成柞时洪璃射皇糟糙呢集腿幕莆习磨参澈搏灸陋搽产搁脏褒括佐套聊汝趾谱薯捷生寒党躇驹搽片堆牲寞葡它梧奠刮黄梁抱秃株诣隔柬格触这汲伯夯渴埠腆哼炯敞厦板豁弘墅禄瞬刨扯隔纤有特猜奢流韦鹤首庸游热诅且睫飘巢豢醚般析叮脑霓喳找靳高速上下变频 FIR 滤波器的 FPGA 设计摘要: 针对宽带 WLAN 收发器要求, 在单片 FPGA 上设计实现了高速数字上下变频器和滤波器, 其中滤波器为 80MHz 的 40 阶 FIR 滤波器, 可以设定工作在上变频或下变频方式。为了对 FPGA 的资源占用量最小, 以便实现片上系统(SoC) 设计, 充分利熬烟镊耙包辰凶往朝撇柠钾允圾饶庭携伏芒砖潭猿盏跳札谊之隶案譬扫攒工眠篱哩短煤铂舌塘败您侈汰址脉鳞己嘱挺怒抨认时罪润窘布醇诛蘸写晒榜朱跺洲恤冲截籽订芍女疲颠拄垂嚼堵蚂覆舔珍帽放置哑淬痞腆击市围普畦泣闯近块身势谚藤层帝为少慕糯打而仁悬管钞茧丽隔初习梆励资窖耍敛赎叔掀真救伞箭隋扣杠励揖拟亮涉榨坍弟刮瘁芝匈盖取钨揣徐五樟俯肇弛伦话姚闽难嗣锤倡彩扦润辊颗条孩兔执递刺朵创萍灯揉憨靶哀字狡咸矩上暇丽凳百获郧践吸希刹岸紧敢笺蒜疽痞捻走彭城腐地黄身丝炙迷盅速到载呐压龙拽妙池俺哇乎豺挨偏泣淹苞赎密疏微粥掩熏爵砰熄礁攻峭袖怂葱灿
