1、韶关学院 20122013 学年第一 学期EDA 技术课教学进度表院（系）信息学院物理系 专业 物理学 10 年级 01 人数 100 学时 72 学分 4课程编号 选用教材 EDA 技术与 Verilog HDL 填表日期 2012-09-3周次起止日期 章节 教学目标教学形式备注12345678910119.29.89.99.159.169.229.239.299.3010.610.710.1310.1410.2010.2110.2710.2811.311.411.1011.1111.17第一章 概述第二章 EDA 设计流程及其工具第三章 FPGA /CPLD 结构与应用第三章 FPGA
2、/CPLD 结构与应用国庆假期第 5 章 Quartus II 应用初步第 4 章 Verilog HDL 设计初步原理图的设计输入方法第 6 章 Verilog HDL 设计进第 7 章 宏功能模块与 IP应用实验一 简单组合电路的设计了解 EDA 技术基本知识及其发展趋势了解 FPGA/CPLD 设计流程以及常用的EDA 工具了解几类常用的大规模可编程逻辑器件结构和工作原理，并对 CPLD 的乘积项原理和 FPGA 的查找表分加别进行剖析，最后介绍相关的编程下载和测试技术。掌握通过实例详细介绍基于QUARTUSII 的原理图的设计输入、综合、适配、仿真测试和编程下载等重要方法。(说明有关
3、Verilog 文本输入设计流程使用方法在第 4 章 Verilog HDL设计初步上完后再讲)。掌握 Verilog 语句结构、语法规则、语言要素和数据表示方法，进一步了解Verilog 语言与 C 语言的本质区别。掌握原理图设计的基本方法和设计流程掌握进一步了解 Verilog 程序设计的内在规律，以便能更好、更扎实地掌握Verilog HDL 设计的数字系统设计。掌握 LPM 宏功能模块与 IP 核的使用方法。掌握 EDA 技术设计流程讲授讲授讲授讲授讲授讲授讲授讲授讲授实验答疑答疑答疑答疑答疑答疑答疑1213141516171811.1812.2412.2512.112.212.812
4、.912.1512.1612.2212.2312.2912.301.5第 7 章 宏功能模块与 IP应用实验二 4 位加法器的设计第 8 章 Verilog 有限状态机设计实验三 7 段译码显示电路设计实验四 数控分频器的设计实验五 移位相加 8 位硬件乘法器电路设计实验六用状态机实现对ADC0809 采样控制第 9 章 Verilog HDL 基本要素与语句第 11 章 Verilog 仿真验证通过实验掌握 VerilogHDL 设计流程掌握 LPM 宏功能模块与 IP 核的使用法掌握计数器电路的设计掌握 Verilog 设计不同类型有限状态机的方法，(Moore 型和 Mealy 型有限状
5、态机)掌握译码器电路的设计掌握分频器的设计方法学习应用移位相加原理设计 8 位乘法器学习有限状态机的设计方法掌握状态机的设计方法掌握对 Verilog 语言进行较系统的描述、概括和补遗。掌握 Verilog 仿真方法和仿真流程，主要是仿真软件 ModelSim 的使用。讲授实验实验实验实验实验讲授讲授答疑答疑答疑考核要求：平时成绩占 20%；实验占 10%；期末考试占 70%主讲教师及职称 王杏进 讲师 辅导教师及职称教研室主任签名： 年 月 日 系主任签名： 年 月 日教学进度表执行结果：按照原定计划完成时 数 分 配时数计划与执行全学期总时数 讲 授 实验实习习题课 讨论习作 参观及其它教学计划规定 72 60 12教学进度表原定 期末执行结果 教学系意见：（公章）年 月 日
