1、 发表于 PC-Based 论坛 PCB 设计经验集锦 浪迹&天涯 楼主 发帖时间： 2008-4-26 18:47:41 博客 播客 收藏 回复 加为好友 发送消息 建议删除该贴! 请问就你个人观点而言：针对模拟电路（微波、高频、低频）、数字电路（微波、高频、低频）、模拟和数字混合电路（微波、高频、低频），目前 PCB 设计哪一种 EDA 工具有较好的性能价格比（含仿真）？可否分别说明。 A: 限于本人应用的了解，无法深入地比较 EDA 工具的性能价格比，选择软件要按照所应用范畴来讲，我主张的原则是够用就好。 常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，
2、而这类设计往往占据了 70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用 Cadence的解决方案应该属于性能价格比较好的软件，当然 Mentor 的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。 以上观点纯属个人观点！ Q: 当一个系统中既存在有 RF 小信号，又有高速时钟信号时，通常我们采用数/模分开布局，通过物理隔离、滤波等方式减少电磁干扰，但是这样对于小型化、高集成以及减小结构加工成本来说当然不利，而且效果仍然不一定满意，因为不管是数字接地还是模拟接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题，想请教专家这方面的措施。
3、 A: 既有 RF 小信号，又有高速时钟信号的情况较为复杂，干扰的原因需要做仔细的分析，并相应的尝试用不同的方法来解决。要按照具体的应用来看，可以尝试一下以下的方法。 0：存在 RF 小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采用开关电源，可以选用线性电源。 1：选择 RF 小信号，高速时钟信号其中的一种信号，连接采用屏蔽电缆的方式，应该可以。2：将数字的接地点与电源的地相连（要求电源的隔离度较好）,模拟接地点接到机壳地上。3：尝试采用滤波的方式去除干扰。 Q: 线路板设计如果考虑 EMC，必定提高不少成本。请问如何尽可能的答道 EMC 要求，又不致带太大的成本压力？谢谢。 A:
4、在实际应用中仅仅依靠印制板设计是无法从根本上解决问题的，但是我们可以通过印制板来改善它： 合理的器件布局，主要是感性的器件的放置，尽可能的短的布线连接，同时合理的接地分配，在可能的情况下将板上所有器件的 Chassis ground 用专门的一层连接在一起，设计专门的并与设备的外壳紧密相连的结合点。在选择器件时，应就低不就高，用慢不用快的原则。 Q: 我希望 PCB 方面： 1.做 PCB 的自动布线。 2.（1）+热分析 3.（1）+时序分析 4.（1）+阻抗分析 5.（1）+（2）+ （3） 6.（1）+（3）+ （4） 7.（1）+（2）+ （3）+ （4） 我应当如何选择，才能得到最好
5、的性价比。我希望 PLD 方面： VHDL 编程-仿真- 综合-下载等步骤，我是分别用独立的工具好？还是用 PLD 芯片厂家提供的集成环境好？ A: 目前的 pcb 设计软件中，热分析都不是强项，所以并不建议选用，其它的功能 1.3.4 可以选择 PADS 或 Cadence 性能价格比都不错。 PLD 的设计的初学者可以采用 PLD 芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。 Q: pcb 设计中需要注意哪些问题？ A: PCB 设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。 1、PCB 层
6、叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。 2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。 3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。 4、要配合生产工厂的制造工艺来设定 DRC (Design Rule Check)及与测试相关的设计(如测试点)。 其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。 Q: 在高速 PCB 设计时我们使用的软件都只不过是对设置好的 EMC、EMI 规则进行检查，而
7、设计者应该从那些方面去考虑 EMC、EMI 的规则呢怎样设置规则呢我使用的是CADENCE 公司的软件。 A: 一般 EMI/EMC 设计时需要同时考虑辐射 (radiated)与传导 (conducted)两个方面. 前者归属于频率较高的部分(30MHz)后者则是较低频的部分(100MHz)高密度 PCB 设计中的技巧 ? A: 在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方： 1.控制走线特性阻抗的连续与匹配。 2.走线间距
8、的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 3.选择适当的端接方式。 4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。 在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。 若对蔽公司的 Expedition 系列产品有兴趣，请电 21-64159380，会有专人为您
9、服务。 Q: 现在有哪些 PCB 设计软件, 如何用 PROTEL99 合理的设计符合自己要求的 PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求 ? 谢谢 ! A: 我没有使用 Protel 的经验，以下仅就设计原理来讨论。 高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配，端接方式的选择，拓朴(topology) 方式的选择，走线的长度与间距，时钟 (或strobe)信号 skew 的控制等。 如果器件已经固定，一般抗干扰的方式是拉大间距或加 ground guard traces Q: 请问板子设计好，生产出来，DEBUG 应
10、从那几个方面着手。 A: 就数字电路而言，首先先依序确定三件事情： 1.确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。 2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。 3.确认 reset 信号是否达到规范要求。 这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol 来 debug。 Q: 请问适当选择 PCB 与外壳接地的点的原则是什么？另外，一般 PCB LAYOUT 工程师总是根据 DESIGN GUIDE/LAYOUT GU
11、IDELINE 做，我想了解一般制定 GUIDE 的是硬件/系统工程师，还是资深 PCB 工程师？谁应该对板级系统的性能负主要责任。谢谢！ A: 与外壳接地点选择的原则是利用 chassis ground 提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将 PCB 的地层与 chassis ground 做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。 谁应该负责制定 guideline 可能每个公司有不同的情况而有不同安排。Guideline 的制定必须对整个系统、芯片、电路动作原理有充分的了
12、解，才能制定出符合电气规范且可实现的guideline。所以，以我个人的观点，硬件系统工程师似乎较适合这个角色。当然，资深PCB 工程师可以提供在实际实现时的经验，使得这 guideline 可以实现的更好。 Q: 您能比较一下 CandenceInnovedaMentorZuken 公司各自的自动布线及 SI 仿真工具吗？有没有测试指标呢？ A: 通常各公司自动布线引擎的算法多多少少都会有各自较喜欢的绕线模式，如果所测试的板子的绕线模式较符合某种算法，则那一个工具所表现的结果可能会较好，这也是为什么每家公司都有他们各自的数据来宣称他们的自动布线是最好的。所以，最好的测试方式就是用贵公司的设计
13、在各家自动布线工具上来跑。测试的指针有绕线的完成率及所花的时间。 仿真工具最重要的是仿真引擎的精确度及对线路的模型与算法是否符合贵公司设计的需求。例如，如果所设计的时钟频率为 400MHz，这时仿真工具能否提供正确的 AC loss 模型就很重要。其它可考虑使用者接口是否方便操作，是否有定制化(customization)的方法，利于 batch run。 Q: 我想请问一个问题:因觉机器布的不如意 ,调整起来反而费时。我一般是用的手工布线 ,现在搞的 PCB 板多半要用引脚密度较大的贴片封装芯片,而且带总线的 (ABUS,DBUS,CBUS 等),因工作频率较高,故引线要尽可能短 .自然的就
14、是很密的信号线匀布在小范围面积的板子上。我现感觉到花的时间较多的是调整这些密度大的信号线, 一是调整线间的距离, 使之尽可能的均匀。因为在布线的过程中,一般的都时不时的要改线。每改一次都要重新均匀每一根已布好的线的间距。越是布到最后，这种情况越是多。 二是调整线的宽度,使之在一定宽度中尽可能的容下新増加的线。一般一条线上有很多弯曲,一个弯就是一段, 手工调整只能一段一段地调整,调整起来也费时间。 我想如果在布线的过程中, 能按我的思路先粗粗地手工拉线,完了以后, 软件能从这两个方面帮我自动地调整。或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整。甚至，到最后我觉的需要调整元件的封装，
15、也就是说整片布线都需要调整，都让软件来干。那样就要快多了.我用的是 Protel98。我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽。可能是其中的一些功能我还不会用,或是有其他什么办法 ,在此请教一下。 A: 线宽和线距是影响走线密度其中两个重要的因素。一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗。在 PCB 迭层固定的情况下，特性阻抗会决定出符合的线宽。而线距则和串扰(Crosstalk)大小有绝对的关系。最小可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受。这最小线距可由仿真软件做预仿真(pre-simulation)得到。也就是说
16、，在布线之前，需要的线宽与最小线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。这也是为什幺大部分的 EDA 布线软件在做自动布线或调整时不会去动线宽和最小线距。 如果这线宽和最小线距已经设定好在布线软件，则布线调整的方便与否就看软件绕线引擎的能力强弱而定。如果您对蔽公司 Expedition 有兴趣试看看我们的绕线引擎，请电 21-64159380，会有专人为您服务。 Q: 我公司打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专用设计软件与规范？另外国内何处可以承接该类电路板加工？谢谢。 A: 可以用一般设计 PCB 的软件来设计
17、柔性电路板(Flexible Printed Circuit)。一样用 Gerber格式给 FPC 厂商生产。由于制造的工艺和一般 PCB 不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网”FPC”当关键词查询应该可以找到。 Q: 能介绍一些国外的目前关于高速 PCB 设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗？ A: 现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB 板的工作频率已达 GHz 上下，迭层数就我所知有到 40 层之多。计算机
18、相关应用也因为芯片的进步，无论是一般的 PC 或服务器(Server)，板子上的最高工作频率也已经达到 400MHz (如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias 及build-up 制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。 以下提供几本不错的技术书籍： 1.Howard W. Johnson，“High-Speed Digital Design A Handbook of Black Magic”； 2.Stephen H. Hall，“High-Speed Digital System Des
19、ign”； 3.Brian Yang，“Digital Signal Integrity”； Q: 我觉得信号线特性阻抗的微带线和带状线模型都是要参考地平面的，现在我想问一下，如果信号线下面的铜皮都被掏空，没有参考的地平面，该如何计算顶层的信号线的特性阻抗？另外，我看一些资料写在消除信号线上噪声方面，电源平面也可以和地平面起相同的作用，是吗？ A: 没有参考平面时电场与磁场的互动关系与有参考平面时不同，而这互动关系会影响到特性阻抗的值。现在绝大部分特性阻抗的计算公式都是假设有参考平面的， 我还没看到这种无参考平面的特性阻抗公式。但是，可以用 TDR (Time Domain Reflectom
20、eter)对实际的板子做量测来得到无参考平面的特性阻抗。 信号线上的噪声产生的原因是别的线上的信号所产生的电场和磁场的能量经由 mutual inductance 及 mutual capacitance 而传到被感染的信号线上。电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应(shielding effect)。 Q: 我们设计的一款金属壳设备，电源接地良好（LN 小于 4V）电路接地端和机箱通过安装柱相连。但用户始终抱怨有麻电现象。请问你们交换机这类设备如何处理这个问题？把 PCB的地和机箱的外壳隔离开来的做法是否现实可行？ A: 抱歉，我没有太多这类的设计经验可以跟你讨论。
21、 Q: why the wien bridge can only be balanced at one frequency? even if the ratio of coupled resistors is varied A: The operation principle of Wien bridge oscillator is positive feedback mechanism. The transfer function (or gain) of the Wien bridge oscillator (in Laplace transform) is Af(s)=A(s)/1-A(
22、s)B(s), which A(s) is open loop gain of amplifier and B(s) is the gain of feedback network. To oscillate spontaneously, the Af(s) must approach to infinity which implies denominator is zero. That is, the product of A(s) and B(s) need to be equal to 1. Due to the frequency dependence of A(s)B(s), the
23、re is only one frequency can make the denominator to be zero. That is why the Wien bridge only balance at one frequency. The oscillation frequency is determined by the resistors and capacitors in the positive feedback path, f=1/2sqrt(R1C1R2C2), where R1, C1, R2, C2 are the components in the positive
24、 feedback path. The components on negative feedback path are nothing to do with the oscillation frequency. The other intuitive insight to this concept of balancing at one frequency is to treat the network of positive feedback path as a frequency selector. There are a high-pass filter formed by a ser
25、ies capacitor with a grounded resistor and a low-pass filter formed by a series resistor with a grounded capacitor. The total effect is similar to a bandpass filter. There is a website to address this concept: Q: 一个系统往往分成若干个 PCB，有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？ A: 各个 PCB 板
26、子相互连接之间的信号或电源在动作时，例如 A 板子有电源或信号送到 B 板子，一定会有等量的电流从地层流回到 A 板子 (此为 Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。 Q: 众所周知 PCB 板包括很多层，但其中某些层的含义我还不是很清楚。mechanical，kee
27、poutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer 这些层不知道它们的确切含义。希望您指教。 A: 在 EDA 软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。Mechnical: 一般多指板型机械加工尺寸标注层 Keepoutlayer: 定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。 Topoverlay: 无法从字面得知其意义。多提供些讯息来进一步讨论。 Bot
28、tomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。 Toppaste: 顶层需要露出铜皮上锡膏的部分。 Bottompaste: 底层需要露出铜皮上锡膏的部分。 Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder: 应指底层阻焊层。 Drillguide: 可能是不同孔径大小，对应的符号，个数的一个表。 Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号。 Multilayer: 应该没有单独这一层，能指多层板，针对单面板和双面板而言。 Q: 如何选择 PCB 板材? 如何避免高速数据传输对周
29、围模拟小信号的高频干扰,有没有一些设计的基本思路? 谢谢 A: 选择 PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的 PCB 板子( 大于 GHz 的频率)时这材质问题会比较重要。例如，现在常用的 FR-4 材质，在几个 GHz 的频率时的介质损 dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。 避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和
30、模拟信号之间的距离，或加 ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。 Q: 在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量？ A: 一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。 至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点
31、)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。 Q: 在高速板(如 p4 的主板)layour，为什么要求高速信号线( 如 cpu 数据，地址信号线）要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？ A: 要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission li
32、ne effect)所引起的反射(reflection)影响到信号完整性 (signal integrity)和延迟时间(flight time)。也就是说如果不匹配，则信号会被反射影响其质量。 所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4 要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock 或 source synchronous)下算得的 timing margin，分配一部份给走线长度的允许误差。 至于， 上述两种模式时序的计算， 限于时间与篇幅不方便在此详述， 请到下列网址 http
33、:/ 下载“Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide“。 其中 “Methodology for Determining Topology and Routing Guideline“章节内有详述。 Q: 首先感谢您回答我上次的问题。上回您说电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应，那我可以把电源平面上面的信号线使用微带线模型计算特性阻抗吗?电源和地平面之间的信号可以使用带状线模型计算吗？ A: 是的， 在计算特性阻抗时电源平面跟地平面都
34、必须视为参考平面。 例如四层板: 顶层-电源层-地层- 底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。 Q: 在高速 PCB 设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？ A: 一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在 dual stripline 的结构时。 Q: test coupon 的设计有什么规范可以参照吗？如何根据板子的实际情况设计 test coupon？有什么需要注意
35、的问题？谢谢！ A: test coupon 是用来以 TDR (Time Domain Reflectometer) 测量所生产的 PCB 板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon 上的走线线宽和线距( 有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR 探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon 上量测信号的点跟接地点的距离和方式要符合所用的探棒。 Q: 为了最大限度的保证高速信号质
36、量，我们都习惯于手工布线，但效率太低。使用自动布线器又无法监控关键信号的绕线方式，过孔数目、位置等。手工走完关键信号再自动布线又会降低自动布线的布通率，而且自动布线结果的调整意味着更多的布线工作量，如何平衡以上矛盾，利用优秀的布线器帮助完成高速信号的布线？ A: 现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。 各家 EDA 公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine) 蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的
37、难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。 如果您对蔽公司 Expedition 有兴趣试看看我们的绕线引擎, 请电 21-64159380, 会有专人为您服务。 Q: 一些系统中经常有 A/D，问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的意见和建议！ A: 除了地要分开隔离外, 也要注意模拟电路部分的电源 , 如果跟数字电路共享电源 , 最好要加滤波线路。 另外, 数字信号和模拟信号不要有交错 , 尤其不要跨过分
38、割地的地方 (moat)。 Q: 在实际布线中，很多理论是相互冲突的；例如： 1。处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确？ 2。理论上晶振与 CPU 的连线应该尽量短，由于结构布局的原因，晶振与 CPU 的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速 PCB 布线中考
39、虑EMC、EMI 问题，有很多冲突，很是头痛，请问如何解决这些冲突？多谢！ A: 1. 基本上, 将模 /数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径 (returning current path)变太大。 2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足 loop gain 与 phase 的规范, 而这模拟信号的振荡规范很容易受到干扰 , 即使加 ground guard traces 可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进
40、可能靠近。 3. 确实高速布线与 EMI 的要求有很多冲突。 但基本原则是因 EMI 所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和 PCB叠层的技巧来解决或减少 EMI 的问题, 如高速信号走内层。 最后才用电阻电容或 ferrite bead 的方式, 以降低对信号的伤害。 Q: 在 pcb 上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线
41、距离忽远忽近，我不懂那一种效果更好。我的信号 1GHz 以上，阻抗为 50 欧姆。在用软件计算时，差分线对也是以 50 欧姆来计算吗？还是以 100 欧姆来算？接收端差分线对之间可否加一匹配电阻？谢谢！ A: 会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的 dielectric loss。 这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。 差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage div
42、ider)这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。 对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。 差分阻抗的计算是 2(Z11 - Z12), 其中, Z11 是走线本身的特性阻抗, Z12 是两条差分线间因为耦合而产生的阻抗, 与
43、线距有关。 所以, 要设计差分阻抗为 100 欧姆时, 走线本身的特性阻抗一定要稍大于 50 欧姆。 至于要大多少, 可用仿真软件算出来。 接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。 这样信号品质会好些。Q: 在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一个输出端的时钟信号线，如何实现差分布线？ A: 信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination) 与调整走线的拓朴。 差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side 实现的方式较多。 要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的
