1、湖南文理学院课程设计报告课程名称： 编码器设计 系 部： 电气与信息工程学院 专业班级： 学生姓名： 指导教师： 完成时间： 报告成绩： 评阅意见：评阅教师 日期 1目 录目 录 .1一、系统设计 .21.1 课题目标及总体方案 .21.2 HDB3 码简介 .31.2.1 数字基带信号 .31.2.2 NRZ，AMI，HDB3 码之间的对应关系 .31.2.3 HDB3 码的编码规则 .4二、软件模块设计 .52.1 QUARTUS 简介 .52.2 整体系统实现方法 .52.3 插“V”模块的实现 .62.4 插“B”模块的实现 .72.5 单双极性变换模块的实现 .8三、实验结果及讨论
2、.10四、心得体会 .11五、参考文献 .12六、附 录 .136.1 实验源程序及注释 .132一 、 系 统 设 计1.1 课题目标及总体方案数字基带信号的传输是数字通信系统的重要组成部分。在数字通信中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。采用 AMI 码的信号交替反转，有可能出现四连零现象，这不利于接收端的定时信号提取。而 HDB3 码因其无直流成份、低频成份少和连 0 个数最多不超过三个等特点，而对定时信号的恢复十分有利。针对数字基带传输系统中 HDB3 信号的特点，采用基于 CPLDFPGA 的 Verilog HDL 语言，在Quartus的环境中，实现
3、HDB3 数字基带信号的编码器设计。总体设计流程图如下图 1：仿真不通过回顾 VerilogHDL 语言设计分析 HDB3 码编码器功能确定设计方案应用 VHDL 进行编程对系统仿真测试、选择合适芯片并定义管脚系统功能的硬件测试调试达到要求、完成设计图 1 总体设计流程图31.2 HDB3 码简介1.2.1 数字基带信号数字基带信号的传输是数字通信系统的重要组成部分之一。在数字通信中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。为使基带信号能适合在基带信道中传输，通常要经过基带信号变化，这种变化过程事实上就是编码过程。于是，出现了各种各样常用码型。不同码型有不同的特点和不同的
4、用途。作为传输用的基带信号归纳起来有如下要求：1 希望将原始信息符号编制成适合与传输用的码型；2 对所选码型的电波形，希望它适宜在信道中传输。可进行基带传输的码型较多。1、AMI 码AMI 码称为传号交替反转码。其编码规则为代码中的 0 仍为传输码 0，而把代码中1 交替地变化为传输码的+1-1+1-1 ， 、 、 、 。 举例如下。消息代码：0 1 1 1 0 0 1 0 、 、 、AMI 码：0 +1 -1 +1 0 0 -1 0 、 、 、或 0 -1 +1 -1 0 0 +1 0 、 、 、AMI 码的特点：（1） 无直流成分且低频成分很小，因而在信道传输中不易造成信号失真。（2） 编
5、码电路简单，便于观察误码状况。（3） 由于它可能出现长的连 0 串，因而不利于接受端的定时信号的提取。2、HDB3 码这种码型在数字通信中用得很多，HDB3 码是 AMI 码的改进型，称为三阶高密度双极性码。它克服了 AMI 码的长连 0 传现象。1.2.2 NRZ，AMI ，HDB3 码之间的对应关系假设信息码为 0000 0110 0001 0000，对应的 NRZ 码、AMI 码，HDB3 码如下图 2 所示。41.2.3 HDB3 码的编码规则HDB3 码的编码规则：（1） 将消息代码变换成 AMI 码；（2） 检查 AMI 码中的连 0 情况，当无 4 个以上的连 0 传时，则保持
6、AMI 的形式不变；若出现 4 个或 4 个以上连 0 时，则将 1 后的第 4 个 0 变为与前一非 0 符号（+1 或-1）同极性的符号，用 V 表示（+1 记为+V，-1 记为-V（3） 检查相邻 V 符号间的非 0 符号的个数是否为偶数，若为偶数，则再将当前的 V 符号的前一非 0 符号后的第 1 个 0 变为+B 或-B 符号，且 B 的极性与前一非 0 符号的极性相反，并使后面的非 0 符号从 V 符号开始再交替变化。举例如下：代码 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3 码 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1
7、 +1 0 0 +1 -1V、B -V +B +VHDB3 码的特点如下：（1） 基带信号无直流成分，且只有很小的低频成分；（2） 连 0 串符号最多只有 3 个，利于定时信息的提取；（3） 不受信源统计特性的影响。图 2 HDB3 波形图5二 、 软 件 模 块 设 计2.1 Quartus 简介Quartus II 是 Altera 公司的综合性 PLD/FPGA 开发软件，支持原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整
8、PLD 设计流程。 Quartus II 可以在 XP、Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方 EDA 工具。 此外，Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 相
9、结合，可以方便地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 Maxplus II 作为 Altera 的上一代 PLD 设计软件，由于其出色的易用性而得到了广泛的应用。目前 Altera 已经停止了对 Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera 在 Quartus II 中包含了许多诸如 SignalTap II、Chip Editor 和 RTL Viewer 的设计辅助工具，集成了 SOPC 和 H
10、ardCopy 设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法。 Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。2.2 整体系统实现方法HDB3 码编码器模型如图 3 所示：6HDB3码代码输入输输入 插“V”插“B”单/双极性变换整个 HDB3 编码器主要包含 3 个功能部分：插“V” 、插“B”和单极性码转变成双极性码。各部分之间采用同步时钟作用，并且带有一个异步的复位（清零）端口。下面将详细介绍各个部分的设计流程。除以上 3 个编码功能模块外，还有顶层主函数模块（包含分
11、频）及信号产生模块（本程序选用 m 序列） ，在此不再赘述，详见附录源程序。2.3 插“V”模块的实现插“V”模块的功能实际上就是对消息代码里的四连 0 串的检测即当出现四个连 0 串的时候，把第四个“0”变换成为符号“V” （“V”可以是逻辑“1”高电平） ，而在其他情况下，则保持消息代码的原样输出。同时为了减少后面工作的麻烦，在进行插“V”时，用“11”标识它， “1”用“01”标识， “0”用“00”标识。插“V”符号的设计思想很简单：首先判断输入的代码是什么（用一个条件语句判断），如果输入的是“0”码，则接着判断这是第几个“0”码，则把这一位码元变换成为“V”码。在其他条件下，让原代码
12、照常输出。插“V”模块的程序框图如图 4 所示。图 3 HDB3 码编码器模型72.4 插“B”模块的实现插“B”模块的功能是保证附加“V”符号后的序列不破坏“极性交替反转”造成的无直流特性，即当相邻“V”符号之间有偶数个非 0 符号的时候，把后一小段的第 1 个“0”变换成一个非破坏符号“B”符号。插“B”模块的程序框图如图 5。图 4 插“V”模块的程序框图82.5 单双极性变换模块的实现 根据 HDB3 的编码规则，我们可以知道， “V”的极性是正负交替的，余下的“1”和“B”看成一体且是正负交替的，同时满足“V” 的极性与前面的非零码极性一致。由此我们可以将其分别进行极性变换来实现。从前面的程序知道， “V”、 “B”、 “1”已经分别用双相码“11” 、 “10”、 “01”标识， “0”用“00”标识，所以通过以下的程序可以很容易实现。如下图 6 为实现极性变换功能的流程图。图 5 插“B”模块的程序框图9“01”：标识为+1；“11”：标识为-1；“B”符号的极性与前一非零符号相反， “V”极性符号与前一非零符号一致。因此将“V”单独拿出来进行极性变换（由前面已知“V”已经由“11”标识，所以很好与其他的代码区别） ，余下的“1”和“B”看成一体进行正负交替，这样就完成了 HDB3 的编码。图 6 实现极性变换功能的流程图
