EDA期末复习试卷.docx

1、1、填空题（10 分,每小题 1 分） 1. 用 EDA 技术进行电子系统设计的目标是最终完成 ASIC 的设 计与实现。2. 可编程器件分为 FPGA 和 CPLD 。 3.随着 EDA 技术的不断完善与成熟， 自顶向下的设计方法更多的被应用于 Verilog HDL 设计当中。 4.目前国际上较大的 PLD 器件制造公司有 Altera 和 Xilinx 公司。5.完整的条件语句将产生 组合电路，不完整的条件语句将产生 时序电路。 6.阻塞性赋值符号为 = ，非阻塞性赋值符号为= 。 二、选择题 (10 分，每小题 2 分) 1. 大规模可编程器件主要有 FPGA、CPLD 两类，下列对

2、FPGA 结构与工作原理的描述 中，正确的是 C 。AFPGA 全称为复杂可编程逻辑器件；B FPGA 是基于乘积项结构的可编程逻辑器件； C基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。 2. 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本输入 综合 _ _ 适配编程下载硬件测试。正确的是B 。 功能仿真 时序仿真 逻辑综合 配置 分配管脚 A B C D 3. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行 速度（即速度优化）；指出下

3、列哪些方法是面积优化 B 。 流水线设计 资源共享 逻辑优化 串行化 寄存器配平 关键路径法 A B C D 4. 下列标识符中，_A_ 是不合法的标识符。 A9moon BState0 C Not_Ack_0 D signall 5. 下列语句中，不属于并行语句的是：_D_A过程语句 Bassign 语句 C元件例化语句 Dcase 语句3、EDA 名词解释（ 10 分） 写出下列缩写的中文含义： ASIC： RTL： FPGA： SOPC： CPLD： LPM： EDA： IEEE： IP： ISP： 4、简答题（10 分） 1. 简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题 4 分）。

4、 2. 简述有限状态机 FSM 分为哪两类？有何区别？有限状态机的状态编码风格主要有 哪三种？FSM 的三段式描述风格中，三段分别描述什么？（本题 6 分）5、程序注解（20 分,每空 1 分） module AAA ( a ,b ); output a input 6:0 b reg2:0 sum; integer i; reg a always (b) begin sum = 0; for(i = 0;i=6;i = i+1) if(bi) sum = sum+1; if(sum2) a = 1; else a = 0; end endmodule 本程序的逻辑功能是： 六、Verilog

5、HDL 语言编程题（1、2 小题 10 分，3 小题 20 分） 要求：写清分析设计步骤和注释。 1. 试用 Verilog HDL 描述一个带进位输入、输出的 8 位全加器。 端口：A 、B 为加数，CI 为进位输入，S 为和，CO 为进位输出 2. 编写一个带异步清零、异步置位的 D 触发器。 端口：CLK 为时钟，D 为输入，CLK 为清零输入端，SET 为置位输入端；Q 输出端。 3. 设计一个带有异步复位控制端和时钟使能控制端的 10 进制计数器。端口设定如下： 输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD：置位控制端， DIN：置位数据端； 输出端口：COUT

6、：进位输出端，DOUT：计数输出端。答案1、填空题（每空 2 分，共 20 分） 1、ASIC 2、 FPGA 和 CPLD 。 3、自顶向下 4、 Altera 和 Xilinx 5、组合 时序6、 = = 2、选择题 (10 分，每小题 2 分) 1、C 2、 B 3、B 4、 A 5、D 三、EDA 名词解释（10 分） ASIC 专用集成电路 RTL 寄存器传输级 FPGA 现场可编程门阵列 SOPC 可编程片上系统CPLD 复杂可编程逻辑器件 LPM 参数可定制宏模块库EDA 电子设计自动化 IEEE 电子电气工程师协会IP 知识产权核 ISP 在系统可编程四、简答题（10 分） 1

7、、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题 4 分）。 答：非阻塞（non-blocking)赋值方式 ( b= a)： b 的值被赋成新值 a 的操作, 并不是立刻完成的，而是在块结束时才完成； 块内的多条赋值语句在块结束时同时赋值； 硬件有对应的电路。 阻塞（blocking)赋值方式 ( b = a)： b 的值立刻被赋成新值 a； 完成该赋值语句后才能执行下一句的操作； 硬件没有对应的电路，因而综合结果未知。 2、 简述有限状态机 FSM 分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？（本题 6 分） 答：Mearly 型

8、，Moore 型；前者与输入与当前状态有关，而后者只和当前状态有关；Binary，Gray ，One-Hot 编码；分别为状态保存，状态切换，输出； 五、程序注解（20 分 ,每空 1 分） module AAA ( a ,b ); 定义模块名为 AAA，端口为 a，b output a 定义 a 为输出端口 input 6:0 b 定义 b 为输出端口，b 为 7 位二进制数 reg2:0 sum; sum 为 reg 型变量，用于统计赞成的人数 integer i; 定义整型变量 i 为循环控制变量 reg a 定义 a 为寄存器变量 always (b) 过程语句，敏感变量为 b beg

9、in 语句块 sum = 0; sum 初值为 0 for(i = 0;i=6;i = i+1) for 语句，统计 b 为 1 的个数 if(bi) 条件语句 sum = sum+1; 只要有人投赞成票，则 sum 加 1if(sum2) a = 1; 若超过 4 人赞成，则表决通过 else a = 0; 若不到 4 人，则不通过 end endmodule 本程序的逻辑功能是： 7 人投票表决器 六、VerilogHDL 编程题（1、2 小题 10 分，3 小题 20 分） 要求：写清分析设计步骤和注释。 1.试用 Verilog HDL 描述一个带进位输入、输出的 8 位全加器。 端口

10、：A、B 为加数，CIN 为进位输入，S 为和，COUT 为进位输出 module add4v(a,b,ci,s,co); input3:0 a; input3:0 b; input ci; output3:0 s; output co; wire3:0 carry; function fa_s(input a,input b,input ci); fa_s = a b ci; endfunction function fa_c(input a,input b,input ci); fa_c = a endfunction assign s0 = fa_s(a0,b0,ci); assign

11、carry0 = fa_c(a0,b0,ci); assign s1 = fa_s(a1,b1,carry0); assign carry1 = fa_c(a1,b1,carry0); assign s2 = fa_s(a2,b2,carry1); assign carry2 = fa_c(a2,b2,carry1); assign s3 = fa_s(a3,b3,carry2); assign co = fa_c(a3,b3,carry2); Endmodule2.编写一个带异步清零、异步置位的 D 触发器。3.设计一个带有异步复位控制端和时钟使能控制端的 10 进制计数器。mdule CN

12、T10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK ;input EN ; input RST ;input LOAD ; input 3:0 DATA ;output 3:0 DOUT ; output COUT ;reg 3:0 Q1 reg COUT assign DOUT = Q1; always (posedge CLK or negedge RST) begin if (!RST) Q1 = 0;else if (EN) begin if (!LOAD) Q1 = DATA; else if (Q19) Q1 = Q1+1; else Q1 = 4b0000; endend always (Q1) if (Q1=4h9) COUT = 1b1; else COUT = 1b0; endmodule