1、史密斯图表的应用与阻抗整合详细分析发布日期：2009-3-8 10:59:40 文章来源：搜电 浏览次数： 150 前言印刷电路板的 pattern 线路有很多必需是借助 thruogh hole 完成线路路径的布局，对低频电路而言 thruogh hole 几乎不会对该电路产生不良影响，不过高频电路的阻抗(impedance)整合却扮演关键性角色，换言之若将具有 thruogh hole 的线路当作一般传输线路处理，就会面临许多超乎预期的困扰，主要原因是在传输线路上如果设有 thruogh hole，该部位就会产生非连续性点阻抗，而该点或多或少会形成反射波，最后造成电路误动作，模拟电路的精度
2、发生误差等严重后果。该反射波的反射程度是用反射系数表示，它是用复素数处理变成复素量。虽然电子电路经常使用复素数与 admittance 等计算方式，不过实际上复素数计算相当烦琐，其中传输线路与高频电路常用的复素数计算，如果改成史密斯特性图表(Smith chart)方式，就可轻松获得相同的计算结果。有鉴于此，本文将介绍史密斯特性图表(Smith chart)使用上必需注意的事项。反射系数反射系数是表示整合状态的尺度，反射系数是负载阻抗与传输线路特性阻抗 Z0 相异时，部份入射电力未被负载吸收，变成反射电力折返信号源时，入射电力与反射电力的比亦即反射系数可由下式求得:反射波/入射也就是说反射系数
3、是具有大小与位相的量，它可由上式 ZR 与 Z0 两个阻抗关系求得，此外式(1)可转换成下式:【试算例 1】假设传输线路特性阻抗 Z0 为 50，负载阻抗分别是 0、50、1k、j50 时，反射系数 =0.5450，试算负载阻抗 ZR 。ZR=0 时( 负载端短路 )这意味着振幅大小相等，位相 1800 相异的反射波折返信号源，如图 1(b)所示。ZR=50 时(整合)=(50-50)/(50+50)=0这表示成为整合状态，未发生反射波。ZR=1000 时(不整合)=(1000-50)/(1000+50)=0.95ZR= 时(负载端开放)这表示振幅大小相等，位相相等的反射波折返信号源，如图 1
4、(a)所示。ZR=j50 时=0.5450 时ZR=50x(1+0.5450)/(1-5450)ZR=50x(1+0.335+j.355)/(1-0.335-j0.355)=69.07+j65.12()由试算例 1 可知从负载阻抗可求得反射系数的互动关系，反过来说也可由反射系数求得负载阻抗的互动关系，不过若改用史密斯图表方式，就可直接从图表中轻易获得相果。定常波比(VSWR)定常波比 与上述反射系数一样，使用尺度表示整合状态，定长波一旦产生反射波，就会在传输线路上与入射波合成，外观上似乎在传输线路上变成停止状态的波形，波的最大值与最小值的比称赞定在波比 ，亦即:此处假设:整合(ZR=Z0) 时
5、则式(3)与(4)的反射系数 =0，定常波比 =1 。不整合时不整合时会产生反射波，如果出现如图 2 所示定在波时，传输线路便具有频率特性。如上所述在高频电路阻抗整合具体重要意义，如果传输线路的特性阻抗 Z0 与收信端(负载)的阻抗相同时，定常波就无法停滞，也就不会有信号传输问题产生，此时的线路可视为无损耗状态，单位长度的特性阻抗 在任何位置都是一定值，因此在形成相同传输线路上，任何位置的波形都与信号源波形的位相都相同，换言之从送信到收信一连串传输线路上的 through hole(可能会形成阻抗非连续点)与信号 pattern 弯曲部份，必需格外谨慎考虑信号站立时间与线路长度，同时设法避免该
6、部位发生反射现象。史密斯特性图表(Smith chart) 图 3 是在直交坐标上将任意点的阻抗(复素数) 转换成反射系数 平面时，阻抗平面与反射系数平面 的互动关系。由于高频电路的 pattern 线路必需考虑分布定数回路程传输线路，所以阻抗的整合也越来越重要。处理阻抗整合概念时，在史密斯特性图表可将线路的特性阻抗 当作基准，同时还能将它视为正规化阻抗使用。如图 4 所示远离负载端 ZR 的反射系数 ，若以正规化阻抗 z 表示时，就可利用式(1) 求得，亦即=(ZRZ0-1)/(ZR/Z0+1)=(Z-1)/(Z+1)如果用 z 表示则变成下式:Z=(1+)/(1-)-(5)如上所述 z 与
7、 是复素量，因此可转换成下式:Z=r+jx=m+jn-(6)z 平面转换成 平面的复素数时，可将各关系代入式(5) 与(6) 。r+jx=(1+)/(1-)=1+(m+jn)/1+(m+jn)上式展开后将实数部与虚数部分开整理就变成圆的方程式，其结果如下:定阻抗圆正规化阻抗 r 为一定时，表示它是反射系数的圆，而圆的中心与半径分别用下式求得:圆的中心 m=r/(r+1)n=0圆的半径 1/(r+1)例如整合时:圆的中心 m=1/2n=0圆的半径 1/2亦即通过半径 1(中心的正规化阻抗 z1+j0)时就会形成一个圆。为了获得整合因此必需使r1，依此前提便可利用组件 L 与 C 构成整合电路。定
8、电抗(reactant)圆图 5 是定阻抗圆与定电抗圆的描绘方式，图 6 则是将定阻抗圆与定电抗圆描绘在同一平面的史密斯特性图表(Smith chart)。史密斯特性图表的应用使用史密斯特性图表必需必需注意下列事项:史密斯特性图表是在特性阻抗正规化前提下使用正规化阻抗。任意阻抗可用半径为 1 的圆表示。特性阻抗正规化的正规化阻抗的 z=1 时( 亦即与特性阻抗相呈整合状 )，它的位置相当于史密斯特性图表平面的中心(z=1+jo)。由图 7 可获得负载阻抗 ZR 与反射系数 的相互关系。电路组件直列连接时，阻抗平面与并连都可使用 admittance。Immittance chart设计交流电路
9、时如果将阻抗与 Admittance 合并计算并将其简易化，就可用设计传输线路与高频电路时的阻抗与 Admittance 概念，使设计过程变的比较单纯。图 8 是根据上述概念用阻抗平面将 Admittance 在史密斯特性图表上描绘的 Immittance chart，如此一来就可利用 Immittance chart 达成上述预期目标。若使用 Immittance chart 表示阻抗平面上某个阻抗点，祇要读取 Admittance chart 该点的值，该值就成为 Admittance，依此就可简单的作阻抗转换。不过实际上读取阻抗平面时，如果该点是 0 点是在对称 1800 回转处，作业上
10、会变得非常烦琐，此时可利用图 9 的转换图，尤其是遇到类似下列烦琐计算，祇要利用该图便可轻易进行阻抗转换。Y=1/Z=1/(1+j1)=1/(1+j1)x(1-j1)/(1-j1)=0.5-j0.5【试算例 2】假设特性阻抗 为 50 时，试将下诸值在 Immittance chart 描绘。 Z=10+20j() Z=10-20j() Y=10+20(ms) =0.5300 计算正规化阻抗 zZ=(10+j20)/50=0.2+j0.4r=0.2 ,x=j0.4 -参考图 10(a)点计算正规化阻抗 zZ=(10+j20)/50=0.2-j0.4r=0.2 , x=-j0.4-参考图 10(
11、b)点计算正规化 Admittance Y=(10+j20)xZ0=(10+j20)x10-3x50=0.5+j1g=0.5,b=j1 -参考图 10(c)点相对于 Immittance chart 半径 1 的圆， 的长度等同于 0.5 的圆与 的位相角。(参考图 10(c)点)。Immittance chart 的应用实例假设阻抗 ZR 与电阻 R、线圈 L、电容 C 直列连接时，输入阻抗 Zin 的变化可用Immittance chart 检查。类似如此的考虑在获取传输线路的阻抗整合，进而决定组件定数与整合电路的设计，已经成为基本的思考模式。(a)阻抗(Impedance)的轨迹为了具体
12、说明有关输入阻抗在阻抗平面上变化情况，因此接着以试算实例 3 作深入探讨。有关直列连接组件负载的输入阻抗，一般是将它当作阻抗平面来考虑。【试算例 3】如图 11 所示的电路，直列负载阻抗 ZR=30+j30()与下列组件直列连接时，试算从输入端观之的输入阻抗的变化。阻抗 R=10线圈 L=50nH电容 C=10pF首先计算负载阻抗 ZR 的正规化阻抗 ZR。ZR=(30+j30/50)=0.6+j0.6该正规化阻抗 ZR 等于图 11 的(a)点。Z1=50(nH) 时，电抗(reactance)XL 的计算如下:XL=jL=jx2fL=jx2x100x106x50x10-9=j31.4()X
13、L 的正规化电抗 ZL 计算如下 :ZL=j31.4/50=j0.628沿着电抗的刻度右转 0.628，图 11 的(b)点就成为正规化输入阻抗 Zin。Zin=0.6+j1.228输入阻抗 Zin 的计算如下:Zin=Z0xZin=50x(0.6+j1.228)Z1=10(PF)时，电抗(reactance)Xc 的计算如下:Xc =1/jC=-j(1/2fc)=-j(1/2x100x106x10x10-12)=-j159.3()Xc 正规化电抗 Zc 的计算如下 :Zc=-j159.3/50=-j3.186沿着电抗的刻度左转 3.186，图 11 的(c)点就成为正规化输入阻抗 Zin。Z
14、in=0.6-j2.58输入阻抗 Zin 计算如下:Zin =50x(0.6-j2.58)=30-j129()Z1=10() 时，正规化阻抗 r 的计算如下:r=10/50=0.2沿着电抗的刻度移动 0.2，图 11 的(d)点就成为正规化输入阻抗 Zin 。正规化输入阻抗 Zin 的计算如下:Zin=0.8+j0.6输入阻抗 Zin 计算如下:Zin=50x(0.8-j0.6)=40+j30()根据以上试算例 3 的计算结果，可归纳下列结论:阻抗 L 一旦与 ZR 直列连接时，就会沿着电抗的刻度向右回转移动。电容 C 一旦与 ZR 直列连接时，就会沿着电抗的刻度向左回转移动。阻抗 R 一旦直
15、列连接时，就会沿着电阻 (resistor)的刻度移动。(b)Admittance 的轨迹假设阻抗 Z2 与电阻 R、电阻 R、线圈 L、电容 C 并列连接时，输入 Admittance 的变化可用 Admittance 方式考虑。此外将组件直列与负载连接时的输入阻抗，亦可利用 Admit tance 方式考虑。假设 Z2=30+j10() 与下列组件直列连接时，试算图 12 所示电路的 Admittance。Z0=50()，Z0 为传输线路的特性阻抗。L=10(nH)C=10(pH)R=10()并列连接时的 AdmittanceYin=Y1+Y2Y2=1/Z2=1/(30+j10)=30-j10(ms)Y2 的正规化 Admittancey2 计算方式如下 :y2=(30-j10)x50=1.5-j0.5(s)-相当于图 12 的点Z1=10(nH)时Y1(L)1/L J=-(1/2fL)=-j(1/2x500x106x10-9)=-j31.85(mS)阻抗的整合接着要介绍有关设计高频电路时的阻抗整合与史密斯特性图表的使用方法与应用实例。【实例 1】如图 13 所示 1GHz 高频电路的信号源阻抗为 50 时，请利用图 14 史密斯特性图表试算反射系数与 VSWR。
