1、第章 CPU 的结构和功能,2,当前世界上大多数计算机的中央处理机由下述两种方法实现： (1) 采用半导体公司(工厂)生产的微处理器构成通用的或专用的计算机系统以及工作站等。 (2) 一些计算机公司采用自行设计制造的芯片来构成大、中、小型计算机的CPU。 Intel 80386 微机系统框图及功能如下：,6.1 CPU的功能及组成,Intel 80386微机系统框图,是系统中主要的处理、控制部件，从存储器中取出的指令主要在80386中处理,机器加电由它产生整机复位信号(reset)，使计算机各个部件处于初始状态,扩充了80386指令系统，主要完成浮点运算和高精度整数运算。80386自动将取得的
2、协处理器指令传送给80387。,80386通过总线与存储器、IO设备交换信息,存放数据、指令以及完成输入输出操作的系统。,CPU与IO设备之间传送信息时由于CPU的速度比IO设备快，为了不浪费CPU时间，CPU采取分时并行工作。,4,Intel 80386包括指令部件、执行部件和存储管理部件等。 指令部件完成取指及指令译码功能，并产生控制信号 执行部件包括ALU、乘法部件、寄存器组等 存储管理部件用来确定存储器地址。,80386结构及外部连线,Intel 80386引出端信号,32位数据总线，是传送数据的双向总线,是32位地址线，其中A0，A1在80386内部转换成“字节使能”,分别是字节0字
3、节3的选择信号，符号表示低电位有效。,输入到80386的时钟,总清或复位信号,6,中央处理器CPU,冯诺依曼机 运算器、控制器、存储器、输入/输出设备 CPU的定义 运算器+控制器 运算器：实施算术逻辑运算，ALU 控制器：计算机的指挥中心，对程序规定的控制信息进行分析、控制和协调，使计算机中各个部件协同工作,控制器： 取指、译码、数据流控制,CPU 的功能,取指令,分析指令,执行指令，发出各种操作命令,控制程序输入及结果的输出,总线管理,处理异常情况和特殊请求,1. 控制器的功能,2. 运算器的功能,实现算术运算和逻辑运算,指令控制,操作控制,时间控制,数据加工,处理中断,二、CPU 结构框
4、图,PC IR,ALU 寄存器,中断系统,1. CPU 与系统总线,CU 时序电路,2. CPU 的内部结构,10,中央处理器CPU, 寄存器的组织和功能 数据通路,11,寄存器,缓冲寄存器 DR CPU与主存、外设的信息中转（数据、指令） 数据缓冲，补偿CPU与主存、外设间的时序差异 为算术逻辑部件提供另一个操作数,12,寄存器,指令寄存器 IR 保存当前执行的指令,13,寄存器,地址寄存器 AR 当前访问的存储器地址或I/O端口地址,14,寄存器,程序计数器 PC下一条指令在主存中的地址 顺序执行即可累加，累加值决定于指令字长 分支转移指令需视寻址方式确定PC值,15,寄存器,累加寄存器
5、AC 数据源于缓冲寄存器或ALU 为ALU提供操作数,16,寄存器,状态寄存器 PSW 保存执行各类指令产生的状态结果 作为后续指令的判断条件,1. 用户可见寄存器,(1) 通用寄存器,三、 CPU 的寄存器,存放操作数,可作 某种寻址方式所需的 专用寄存器,(2) 数据寄存器,存放操作数（满足各种数据类型）,两个寄存器拼接存放双倍字长数据,(3) 地址寄存器,存放地址，其位数应满足最大的地址范围,用于特殊的寻址方式 段基值 栈指针,(4) 条件码寄存器,存放条件码，可作程序分支的依据,如 正、负、零、溢出、进位等,2. 控制和状态寄存器,(1) 控制寄存器,PC,控制 CPU 操作,(2)
6、状态寄存器,状态寄存器,其中 MAR、MDR、IR 用户不可见,存放条件码,PSW 寄存器,存放程序状态字,PC 用户可见,3. 举例,Z8000 8086 MC 68000,MAR,M,MDR,IR,四、 控制单元 CU 和中断系统,1. CU 产生全部指令的微操作命令序列,2. 中断系统,参见 第篇,五、ALU,参见 8.4 节,参见 第章,8.2 指 令 周 期,一、 指令周期的基本概念,1 . 指令周期,取出并执行一条指令所需的全部时间,完成一条指令,执行,取指、分析,取指周期,执行周期,2. 每条指令的指令周期不同,NOP,ADD mem,MUL mem,3. 具有间接寻址的指令周期
7、,4. 带有中断周期的指令周期,5. 指令周期流程,取指周期,执行周期,间址周期,中断周期,24,指令周期,指令周期 CPU从主存取出一条指令到指令执行完毕 机器周期（CPU周期） 指令周期的不同阶段划分为多个机器周期 时钟周期（节拍、T周期） CPU处理操作的最小时间单位,25,定长机器周期组成的指令周期,不定长机器周期组成的指令周期,26,指令周期由若干个机器周期（CPU周期）组成。 所有指令周期的第一个机器周期都为取指周期。 每个机器周期又由若干个节拍（时钟周期）组成。 根据指令操作的复杂程度不同，各种指令所需的机器周期也不同。,6. CPU 工作周期的标志,CPU 访存有四种性质,取
8、指令,取 地址,取 操作数,存 程序断点,取指周期,间址周期,执行周期,中断周期,CPU 的 4个工作周期,1. 取指周期数据流,二、 指令周期的数据流,CU,MAR,PC,2. 间址周期数据流,3. 执行周期数据流,4 . 中断周期数据流,不同指令的执行周期数据流不同,8.3 指 令 流 水,一、如何提高机器速度,1. 提高访存速度,2. 提高 I/O 和主机之间的传送速度,提高整机处理能力,高速芯片,Cache,多体并行,I/O 处理机,DMA,多总线,通道,高速器件,改进系统结构 ，开发系统的并行性,中断,3. 提高运算器速度,高速芯片,改进算法,快速进位链,32,1、 冯诺依曼型计算机
9、结构 1946年，冯诺依曼提出存储程序的概念和一个完整的现代计算机的雏型，该结构以运算器为中心，由运算器、控制器、存储器、输入设备和输出设备组成，指令与数据存放在存储器中，所有的输入/输出活动都必需经过运算器，如图所示。,中央处理器中流水线技术的基本概念,并行性的概念,二、系统的并行性,时间上互相重叠,2. 并行性的等级,指令级（指令之间）（指令内部）,过程级（程序、进程）,两个或两个以上事件在 同一时刻 发生,两个或两个以上事件在 同一时间段 发生,并行,1. 并行的概念,粗粒度,软件实现,细粒度,硬件实现,三、指令流水原理,2. 指令的二级流水,1. 指令的串行执行,取指令 取指令部件 完
10、成,总有一个部件 空闲,指令预取,若 取指 和 执行 阶段时间上 完全重叠,指令周期 减半 速度提高 1 倍,执行指令 执行指令部件 完成,必须等 上条 指令执行结束，才能确定 下条 指令的地址， 造成时间损失,3. 影响指令流水效率加倍的因素,(1) 执行时间 取指时间,(2) 条件转移指令 对指令流水的影响,解决办法 ？,猜测法,4. 指令的六级流水,六级流水,14 个时间单位,串行执行,6 9 54 个时间单位,完成 一条指令,6 个时间单位,四、影响指令流水线性能的因素,1. 结构相关,不同指令争用同一功能部件产生资源冲突,程序的相近指令之间出现某种关联使指令流水出现停顿，影响流水线效
11、率,解决办法, 停顿, 指令存储器和数据存储器分开, 指令预取技术 （适用于访存周期短的情况）,2. 数据相关,不同指令因重叠操作，可能改变操作数的 读/写 访问顺序,采用 旁路技术,解决办法,写后读相关（RAW）,读后写相关（WAR）,写后写相关（WAW）,后推法,3. 控制相关,由转移指令引起,3. 控制相关,五、流水线性能,1. 吞吐率,单位时间内 流水线所完成指令 或 输出结果 的 数量,最大吞吐率,实际吞吐率,连续处理 n 条指令的吞吐率为,2. 加速比 Sp,m 段的 流水线的速度 与等功能的 非流水线的速度 之比,由于流水线有 建立时间 和 排空时间 因此各功能段的 设备不可能
12、一直 处于 工作 状态,流水线中各功能段的 利用率,3. 效率,3. 效率,流水线中各功能段的 利用率,六、流水线的多发技术,1. 超标量技术,每个时钟周期内可 并发多条独立指令,不能调整 指令的 执行顺序,配置多个功能部件,通过编译优化技术，把可并行执行的指令搭配起来,2. 超流水线技术,在 一个时钟周期 内 再分段 （ 3 段）,不能调整 指令的 执行顺序,在一个时钟周期内 一个功能部件使用多次（ 3 次）,靠编译程序解决优化问题,流水线速度是原来速度的 3 倍,3. 超长指令字技术,采用 多个处理部件,七、流水线结构,1. 指令流水线结构,完成一条指令分 7 段， 每段需一个时钟周期,若
13、 流水线不出现断流,1 个时钟周期出 1 结果,不采用流水技术,7 个时钟周期出 1 结果,理想情况下，7 级流水 的速度是不采用流水技术的 7 倍,2. 运算流水线,完成 浮点加减 运算 可分 对阶、尾数求和、规格化 三段,分段原则 每段 操作时间 尽量 一致,8.4 中断系统,一、概述,1. 引起中断的各种因素,(1) 人为设置的中断,(2) 程序性事故,如 转管指令,溢出、操作码不能识别、除法非法,(5) 外部事件,(4) I/O 设备,(3) 硬件故障,用 键盘中断 现行程序,2. 中断系统需解决的问题,(1) 各中断源 如何 向 CPU 提出请求 ？,(2) 各中断源 同时 提出 请
14、求 怎么办 ？,(5) 如何 寻找入口地址 ？,(4) 如何 保护现场 ？,(3) CPU 什么 条件、什么 时间、以什么 方式响应中断 ？,(6) 如何 恢复现场，如何 返回 ？,(7) 处理中断的过程中又 出现新的中断 怎么办 ？,硬件 软件,二、中断请求标记和中断判优逻辑,1. 中断请求标记 INTR,一个请求源 一个 INTR 中断请求标记触发器,多个INTR 组成 中断请求标记寄存器,INTR 分散 在各个中断源的 接口电路中,INTR 集中 在 CPU 的中断系统 内,2. 中断判优逻辑, 分散 在各个中断源的 接口电路中 链式排队器, 集中 在 CPU 内,(1) 硬件实现（排队
15、器）,参见 第五章,INTR1,INTR2,INTR3,INTR4,INTR1 、 INTR2 、 INTR3 、 INTR4 优先级 按 降序 排列,A、B、C 优先级按 降序 排列,(2) 软件实现（程序查询）,转 A 的服务程序 入口地址,转 B 的服务程序 入口地址,转 C 的服务程序 入口地址,三、中断服务程序入口地址的寻找,1. 硬件向量法,向量地址 12H、13H、14H 入口地址 200、 300、 400,2. 软件查询法,M,四、中断响应,1. 响应中断的 条件,允许中断触发器 EINT = 1,2. 响应中断的 时间,指令执行周期结束时刻由CPU 发查询信号,CPU 中断
16、查询,至排队器,3. 中断隐指令,(1) 保护程序断点,(2) 寻找服务程序入口地址,(3) 硬件 关中断,PC,断点存于 特定地址（ 0 号地址） 内,断点 进栈,INT 中断标记,EINT 允许中断,R S 触发器,五、保护现场和恢复现场,1. 保护现场,2. 恢复现场,保护现场,其它服务程序,恢复现场,中断返回,PUSH,视不同请求源而定,POP,中断服务程序 完成,中 断 服 务 程 序,中断隐指令 完成,中断服务程序 完成,IRET,1. 多重中断的概念,k,l,m,k +1,l +1,m +1,程序断点 k+1 , l+1 , m+1,六、中断屏蔽技术,2. 实现多重中断的条件,中
17、断 请求,主程序,(2) 优先级别高 的中断源 有权中断优先级别低 的中断源,(1) 提前 设置 开中断 指令,3. 屏蔽技术,(1) 屏蔽触发器的作用,MASK = 0（未屏蔽）,INTR 能被置 “1”,MASKi = 1 （屏蔽）,INTPi = 0 （不能被排队选中）,(2) 屏蔽字,(3) 屏蔽技术可改变处理优先等级,响应优先级,响应优先级 ABCD 降序排列,不可改变,处理优先级,可改变（通过重新设置屏蔽字）,处理优先级 ADCB 降序排列,(3) 屏蔽技术可改变处理优先等级,(3) 屏蔽技术可改变处理优先等级,(4) 屏蔽技术的其他作用,8.4,便于程序控制,可以 人为地屏蔽 某个中断源的请求,(5) 新屏蔽字的设置,置屏蔽字,恢复屏蔽字,关中断,开中断,(1) 断点进栈,(2) 断点存入“ 0 ” 地址,中断隐指令 完成,中断周期,命令存储器写,三次中断，三个断点都存入 “ 0 ” 地址,4. 多重中断的断点保护,中断隐指令 完成,(3) 程序断点存入 “ 0 ” 地址的断点保护,SERVE,LDA SAVE,JMP RETURN,存程序断点,5 为向量地址,保护现场,恢复现场,间址返回,存放 ACC 内容,转存 0 地址内容,开中断,ENI,
