1、1.背景,1.目前廠內電鍍新線使用傳統DC，製程能力如下：Thickness：(1)120mil，(2)150milHole Size：11.8milCurrent Density：(1)10ASF，(2)8ASFPlating Time：(1)120min，(2)150min T/P：(1)70%，(2)65%-製程瓶頸2.華通使用Pulse Plating整流器經驗如下：(1)T/P Unstable(2)不同Hole Size之T/P差異大由於DRPP與Baker推出Wave Form Change Pulse整流器，本研究將評估脈衝電鍍之可行性。,2.目的,瞭解Wave Form Ch
2、ange Pluse 整流器電鍍理論 瞭解Pulse Plating System技術瓶頸 評估Pulse Plating System之可行性,3.應用/分析,應用：電鍍線,電流波形(1),電流波形(2),分析：,3.應用/分析,1.孔內電鍍液產生電壓降,E=(I2/2kd).10-3, 使用整流器配合使用添加劑，可改善孔面及孔內高低電流密度差異,2.鍍液銅離子濃度梯度差異,分析：孔內與孔面電鍍差異,4.What is Pulse Plating,(a)DC與Pluse差異DC整流器,4.What is Pulse Plating,電流波形(1),Pulse整流器,4.What is Pul
3、se Plating,電流波形(1),Pulse整流器,4.What is Pulse Plating,(b)Pulse Plating與光澤劑搭配的原理：,1.Forward Current：孔邊較厚，孔中較薄,2.Reverse Current：孔中吸附Brightener,(1)Reverse Current Function-吸附Brightener (2)Reverse Current Different Function-針對不同Hole Size,4.What is Pulse Plating,3.Forward Current(1)：孔中鍍的較厚,4.Forward Curre
4、nt(2)：孔邊與孔中厚度相同,4.What is Pulse Plating,1.Hole Size較大(A/R較低),2.Hole Size較小(A/R較高),較高Reverse Current,較低Reverse Current,(C)Wave Form Change Pulse Plating使用時機,C-1.同一板面孔徑差異大時使用-操作方便,5.Pluse Plating System技術瓶頸,(1).T( 延遲時間,ms) 電感 (H),(a).Chemical (b).Equipment,5.Pluse Plating System技術瓶頸,自感=LI L=/I,互感=MI M
5、=/I,電感可分自感及互感,(b-1).電感,5.Pluse Plating System技術瓶頸,電感,5.Pluse Plating System技術瓶頸,(b-2)如何改降低電感(減少延遲時間)1.減少電流變化量-縮小Plating Window2.減少Equipment電感2-1.減少Cable線、Flight Bar及Rack長度2-2.正負Cable線綑綁使磁場相反而抵消2-3.使用同軸電纜,5.Pluse Plating System技術瓶頸,波形量測(單邊導入),(1)Rectifier出口,(2)Seddle,(3)Rack1,(4)Rack3,I=248A T=240us,
6、I=248A T=253us,I=152A T=260us,I=188A T=280us,5.Pluse Plating System技術瓶頸,波形量測(單邊導入),(1) I=248A T=240us,(2) I=248A T=253us,(3) I=152A T=260us,(4) I=188A T=280us,(2),(3),(4),Rack3因距離最遠故電感值最大，所造成延遲時間也最大 單邊導入Reverse波型較差,5.Pluse Plating System技術瓶頸,(C-2)脈衝電鍍波形量測位置圖(雙邊導入),單邊導入Reverse波型較好，Rack間電感值並無差異,5.Plus
7、e Plating System技術瓶頸,(C-3)Pluse波形量測位置圖,1.將Rack(1)及Rack(3)螺絲鬆脫(增加阻力)：量測Rack(1)、(2)、(3)所通過的電流波型,5.Pluse Plating System技術瓶頸,波形量測結果,增加電阻並不影響電感，所以延遲時間並沒有明顯變化。,5.Pluse Plating System技術瓶頸,D.未來研發方向,1.採用Wave Form Change Pluse新式整流器 2.降低System的電感 3.實驗建立電感與T/P之Data。,6.結論,Pulse Plating的Reverse Current，可使孔內吸附較多的光
8、澤劑，加速孔內電鍍速率，故可改善孔內T/P值。造成Pluse Plating System技術評頸是電感的產生(電感正比於長度) ，由於垂直線System較複雜，各處電感產生大小不同，波形較難Stable 。Pulse Plating System是可行的，但是受限於電感產生， Plating Window大小有其限制，未來研發方向希望由實驗建立可接受的電感值(此值內T/P變異小可以接受)，作為未來設線參考依據。,附件(一),背景1-1：Through Hole T/P比較,Pulse電鍍 Thickness：120mil Hole：11.8mil A/R=10 T/P100%,DC電鍍(10
9、ASF,120min) Thickness：120mil Hole：11.8mil A/R=10 T/P=70%,附件(二),Thickness：120mil Hole Size：11.8mil (1)T/P： 80%,80%, 50%, 50% 80%, 80%,(2)不同孔徑T/P差異大,T/P=80%,T/P=120%,附件(三),Reverse Current Function,Forward Current,Reverse Current,附件(四),上限電壓為24V,不同電感及電流對延遲時間的影響,附件(五),B=oI/2R o：磁導率常數 =BA,磁通量()來源,次冷定律(Len
10、zs Law)：,電感係數(簡稱電感)：L=N/I (單位為Henry=Wb/A=V.S/A),I增加,附件(五),電感：可分為自感與互感,自感係數與導體形狀及磁導率有關互感係數除上述因素外還決定於迴路間相對位置,自感：迴路本身因電流變化產生感應電動勢 N=LI L=N/I L：自感係數 互感：某一迴路中電流之變化會在另一迴路產生感應 N12=M12I1 M：互感係數,法拉第定律：感應電動勢大小正比於此線路內磁力線變化率 Faradays Law V= - (dN/dt)= - L(NdI/dt) V= - (dN/dt)= - M(NdI/dt),附件(六),I=76A 波形注意重點有二 (
11、1)T (2)Reverse Current是否Stable,脈衝電鍍波形,Y軸刻度(電流),X軸刻度(時間),1ms,T,(1),(2)F/R,R,F,(3)線段是否平直,附件(七),波形量測結果(雙邊導入),(1),(2),(6),I=76A T=160us,I=80A T=190us,I=116A T=200us,Rack,附件(七),(3)Rack1,I=116A T=200us,I=92A T=200us,I=164A T=200us,波形量測結果(雙邊導入),(4)Rack2,(5)Rack3,附件(八),低電流密度12.5ASF,電流密度25ASF,I=116A T=189us,
12、F/R=3.2,I=116A T=189us,F/R=3.1,I=148A T=194us,F/R=2.9,I=56A T=168us,F/R=3.3,I=48A T=168us,F/R=3.3,I=68A T=168us,F/R=3.3,附件(八),電流密度25ASF(增加Rack阻力),I=36A T=194us,F/R=2.8,I=132A T=179us,F/R=2.9,I=172A T=194us,F/R=2.9,I=132A T=170us,F/R=2.9,I=196A T=189us,F/R=2.7,I=108A T=184us,F/R=3.3,增加此Rack阻力,增加此Rack阻力,附件(九),脈衝電鍍可以提升T/P值，電鍍時間亦可減少50%。,
