1、 学 号 ： XXXXXX XX 大 学EDA 技 术 课 程 设 计 报 告题 目： 4 位十进制频率计设计 学 生： XXX 学院（系）： 信息科学与工程学院 专业班级： 电子 XXX 指导教师： XXXX EDA 课 程 设 计 任 务 书一、设计题目 4 位十进制频率计设计二、设计背景 在 1 秒钟的时间间隔内对输入时钟信号的时钟上升沿进行计数，计数 1 秒钟该时钟有多少个时钟周期，即得到时钟频率。设计一 4 位加法十进制计数器进行计数，有一 4 位计数值输出端，计数到 10 则有 1 位计数溢出，输出至溢出端。该溢出端可连至另一 4 位加法十进制计数器的输入端进行计数，以此类推，由
2、4 个加法计数器级联，它们的计数值组成了频率计 4 位计数值，经锁存器连至数码管显示。三、设计内容及要求设计内容：设计一 4 位十进制频率计，对输入信号的频率进行测量，将测量频率值经由数码管显示。（1）设计含异步清零和同步时钟使能的 4 位 10 进制加法计数器，有一输入端 CLK，清零复位端RST，使能端 ENA，4 位加法计数输出端 OUTY 和 1 位溢出端 COUT。（2）为了数据显示稳定，不会因周期性清零而闪烁，设计一 4 位锁存器，对输出数据锁存。（3）设计一测频控制器，产生 1s 的计数允许信号，1S 结束后产生计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清零信号
3、。1HZ 测频控制信号作为其输入。要求：1）根据系统设计要求，采用自顶向下的方法，划分系统主要模块，画出整体设计原理框图。2）根据工作原理、用硬件描述语言对设计内容实现，列出设计程序清单，给出仿真波形图和调试中存在问题及解决方法。3）设计内容下载至目标芯片，在 EDA 的 GW48 型实验箱进行功能验证。4）谈谈该课题的课程设计中遇到的问题，获得哪些技能和体会，以及建设性意见。四、设计步骤和安排：（1）题目安排；图书馆查相关资料；（2）设计原理研究，总体设计；（3）各主要模块的 VHDL 设计。各模块的设计仿真分析。(4) 完成系统顶层文件设计，系统总体功能的仿真分析。(5) 将设计内容进行硬
4、件配置，在 GW48 实验箱上进行调试。(6) 撰写课程设计报告、答辩并提交报告。1 前言1.1 概念本系统为4 位十进制频率计设计 。系统任务描述：在 1 秒钟的时间间隔内对输入时钟信号的时钟上升沿进行计数，计数 1 秒钟该时钟有多少个时钟周期，即得到时钟频率。1.2 系统要求及意义设计一 4 位加法十进制计数器进行计数，有一 4 位计数值输出端，计数到 10 则有 1 位计数溢出，输出至溢出端。该溢出端可连至另一 4 位加法十进制计数器的输入端进行计数，以此类推，由 4 个加法计数器级联，它们的计数值组成了频率计 4 位计数值，经锁存器连至数码管显示。1.3 系统的主要功能在 1 秒钟的时
5、间间隔内对输入时钟信号的时钟上升沿进行计数，计数 1 秒钟该时钟有多少个时钟周期，即得到时钟频率。1.4 系统的使用原理根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为 1 秒的对输入信号脉冲计数允许的信号； 1 秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清零信号。这清零个信号可以由一个测频控制信号发生器（CONTROL）产生，它的设计要求是，CONTROL 的计数使能信号 CNT_EN 能产生一个 1 秒脉宽的周期信号，并对频率计的每一计数器 frequency 的 ENA 使能端进行同步控制。当 CNT_EN 高电平时，允许计数；低电平时停
6、止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号 LOAD 的上跳沿将计数器在前 1 秒钟的计数值锁存进各锁存器 REG4B 中，并由外部的 7 段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号 RST_CNT 对计数器进行清零，为下 1 秒钟的计数操作作准备。 2 系统的 VHDL 设计2.1 设计内容：设计一 4 位十进制频率计，对输入信号的频率进行测量，将测量频率值经由数码管显示。（1）设计含异步清零和同步时钟使能的 4 位 10 进制加法计数器，有一输入端 CLK，清零复位端 RST，使能
7、端 ENA，4 位加法计数输出端 OUTY 和1 位溢出端 COUT。（2）为了数据显示稳定，不会因周期性清零而闪烁，设计一 4 位锁存器，对输出数据锁存。（3）设计一测频控制器，产生 1s 的计数允许信号，1S 结束后产生计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清零信号。1HZ 测频控制信号作为其输入。2.2 系统的设计流程图EDA 技术课程设计报告第 1 页 共 16 页第 2 页 共 16 页2.3 系统顶层原理图2.4 系统的工作框图FINF1（1HZ）4 位锁存器测频控制器计数器7段译码显示管14 位十进制频率计2 34 位 10 进制加法计数器 4 位锁存器 测
8、频控制器EDA 技术课程设计报告第 3 页 共 16 页2.5 4 位 10 进制加法计数器的设计设计含异步清零和同步时钟使能的 4 位 10 进制加法计数器，有一输入端 CLK，清零复位端 RST，使能端 ENA，4 位加法计数输出端 OUTY 和 1位溢出端 COUT。2.5.1 设计流程图开始RST=1？NCLK 上升沿？ENA=1？YYYq1F1,CNT_EN=a,RST_CNT=b,LOAD=c);u1:FREQUENCY PORT MAP(CLK=FIN,RST=b,ENA=a,COUT=d,OUTY=g);u2:FREQUENCY PORT MAP(CLK=d,RST=b,ENA
9、=a,COUT=e,OUTY=h);u3:FREQUENCY PORT MAP(CLK=e,RST=b,ENA=a,COUT=f,OUTY=i);u4:FREQUENCY PORT MAP(CLK=f,RST=b,ENA=a,COUT=COUTT,OUTY=j);u5:REG4B PORT MAP(LOAD=c,DIN=g,DOUT=DOUT0);u6:REG4B PORT MAP(LOAD=c,DIN=h,DOUT=DOUT1);u7:REG4B PORT MAP(LOAD=c,DIN=i,DOUT=DOUT2);u8:REG4B PORT MAP(LOAD=c,DIN=j,DOUT=DOU
10、T3);END behave;2.9 波形图EDA 技术课程设计报告第 11 页 共 16 页2.10 4 位十进制频率计原理图3 硬件配置调试3.1 所用实验器材GW48-CK 实验开发板，PC 机3.2 引脚锁定3.3 方法步骤编译程序 时序仿真观察波形 引脚锁定 下载程序 选择试验箱电路模式 选择待测频率 观察数码管现象 3.4 结果分析我选择了实验电路模式 0，测频控制信号 F1 由 clock2 输入，待测频率 FIN由 clock0 输入（可用电路帽选择所需要的频率），4 个数码管（数码 4-1：PIO31-PIO16）显示测频的输出。测试结果如下：测频控制频率 待测频率 数码管显
11、示结果1HZ 64HZ 641HZ 1024HZ 10241HZ 16384HZ 6384，7583（波动）第 12 页 共 16 页1HZ 65536HZ 5539，6455（波动）1HZ 7500000HZ 9940，8365（波动）从测试的结果可以看出：(1)我所设计的四位十进制频率计对于四位的待测频率可以准确的显示出来；(2)对于超过四位的待测频率显示近似为后四位，但又由于待测频率的增大，显示数值波动范围也变大；(3)待测频率的位数越多，越往后数码管显示结果的误差就越大。4 总结通过这次的 EDA 课程设计，让我意识到自己的基础还不是太扎实，发现自己在编程方面还有些不足，有一些小小的错误不能避免。这次的设计培养了我发现问题、解决问题的基本能力，也让自己的实际动手编程能力有一些提升，这对于我的学习有很大的帮助。将所学知识运用起来也是这次程序设计的成果，让我深深体会到了学以致用的乐趣，也让我对 EDA 的学习更加充满了信心。对于自己所展现出来的问题我将采取措施。多多打牢基础，对于一些简单的程序要手到擒来，在往后的学习中能学以致用。（设计体会，碰到的问题，解决的方法等） 5 参考文献
