1、5 章课后习题解答5.1 一同步时序电路如图题 5.1 所示，设各触发器的起始状态均为 0 态。(1) 作出电路的状态转换表；(2) 画出电路的状态图；(3) 画出 CP 作用下各 Q 的波形图；(4) 说明电路的逻辑功能。解 (1) 状态转换表见表解 5.1。(2) 状态转换图如图解 5.1(1)。(3) 波形图见图解 5.1(2)。(4) 由状态转换图可看出该电路为同步 8进制加法计数器。5.2 由 JK FF 构成的电路如图题 5.2 所示。(1) 若 Q2Q1Q0 作为码组输出，该电路实现何种功能?(2) 若仅由 Q2 输出，它又为何种功能 ?解 (1) 由图可见，电路由三个主从 JK
2、 触发器构成。各触发器的 J，K 均固定接 1，且为异步连接，故均实现 T触发器功能，即二进制计数，故三个触发器一起构成 8 进制计数。当 Q2Q1Q0 作为码组输出时，该电路实现异步 8 进制计数功能。(2) 若仅由 Q2 端输出，则它实现 8 分频功能。图题 5.1图题 5.2000 001 010 011111 110 101 100012 CPQ01Q2(1) (2)图解 5.1表解 5.1CP 210nnQ+1+120 nQ012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1
3、 10 0 05.3 试分析图题 5.3 所示电路的逻辑功能。解 (1) 驱动程式和时钟方程， ；02nJQ01K0CP；1， ；20n22(2) 将驱动方程代入特性方程得状态方程0+1020 ()nnnJQP1 QC120 nn(3) 根据状态方程列出状态转换真值表(4) 作状态转换图(5) 逻辑功能：由状态转换图可见该电路为异步 5 进制计数器。5.4 试求图题 5.4 所示时序电路的状态转换真值表和状态转换图，并分别说明 X = 0 及X = 1 时电路的逻辑功能。解 (1) 写驱动方程和输出方程， 0JXn01KQ， n1Y(2) 求状态方程100010nnnnQJX1KQ图题 5.4
4、0011001Q012 10图解 5.3表解 5.3210n+120nCP2 CP1 CP00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 1 10 0 00 0 11 1 00 0 00 0 00 1 00 1 0 001图题 5.3(3) 画次态卡诺图求状态转换真值表(4) 作状态转换图如图解 5.4(2)所示。(5) 功能：当 X=0 时，实现返回初态；当 X=1 时，实现三进制计数功能。5.5 试分析图题 5.5 所示的异步时序电路。要求：(1) 画出 M = 1，N = 0 时的状态图；(2) 画出 M = 0，N = 1 时的状态图；(3) 说明
5、该电路的逻辑功能。解 (1) 见图解 5.5(1)。图解 5.5（1） 图解 5.5（2）(2) 见图解 5.5(2)。（3）电路的逻辑功能：可逆的八进制计数器，M、N 分别为加、减法运算控制端。5.6. 已知图题 5.6 是一个串行奇校验器。开始时，首先由 信号使触发器置“0” 。此后，由 XDR串行地输入要校验的 n 位二进制数。当输入完毕后，便可根据触发器的状态确定该 n 位二进制数中“1”的个数是否为奇数。试举例说明其工作原理，并画出波形图。图题 5.5NMCPQ2Q11图题 5.61nQ00110X10nnQ1 111000 10nQ00110X10nnQ1 1100Y00110X1
6、0nnQ1 11010图解 5.4(1) 0 011001/00/1/01/ 0/11/0/0/图解 5.4(2)表解 5.4X10nQ0 10001101100/0 01/0 00/0 11/0 10/1 11/100/1 00/1 1/1 0/111解 写出电路的状态方程为， 。由于电路的初始状态为 0，由状态方nnQX1程可知，当输入 X 中有奇数个“1”时，输出 Q 为 1。波形图略。5.7 已知图题 5.7 是一个二进制序列检测器，它能根据输出 Z 的值判别输入 X 是否为所需的二进制序列。该二进制序列在 CP 脉冲同步下输入触发器 D1 D2 D3 D4 的。设其初态为 1001，
7、并假定 Z=0 为识别标志，试确定该检测器所能检测的二进制序列。5.8 用 JK 触发器设计一串行序列检测器，当检测到 110 序列时，电路输出为 1。解 (1) 画原始状态转换图 确定原始状态数及其意义输入序列 X：0 1 1 0 0输出相应 Y：0 0 0 1 0状 态：S 0 S1 S2 S3 S0 画原始状态图如图解 5.8(1)所示。(2) 状态化简，简化状态图如图解 5.8(2)所示。(3) 状态编码，选择 FF取 S0=00，S 1=01，S 2=11（按相邻原则选择码组） ；选 JKFF，n=2。(4) 列出状态转换表如表解 5.8 所示。(5) 求状态方程和输出方程作次态卡诺
8、图如图解 5.8(3)。由次态卡诺图求得 +101nnnQX图题 5.71nQ00110X10nnQ1 1100 10nQ00110X10nnQ1 110Y00110X10nnQ1000 图解 5.8(3)S0 S1S2S31/00/1/01/00/10/10/0/ CPTPQ012Q3D12D3CRLO7460CPQ012Q3 CPTPQ012Q3D012D3CRLO7460Q456Q7 CPTPQ012Q3D012D3CRLO7460Q8910Q1 CPTPQ012Q3D012D3CRLO7460Q12314Q5S0 S11/00/ /0/10/ S2/图解 5.8(2)表解 5.8X 1
9、0n0 100 0111 00/0 01/000/0 11/000/1 11/0 1/0 1/0+100nnQXZ(6) 求驱动方程对比状态方程与特性方程可得，10nJX1K，(7) 画逻辑图5.9 分析图题 5.9 所示电路，说明当开关 A、B、C 均断开时，电路的逻辑功能；当A、B 、C 分别闭合时，电路为何种功能?解 (1) 当开关 A、B、C 均断开时，由于非门输入端对地所接电阻 RROFF,相当于接逻辑“0” ，则非门输出为逻辑“1” 。也即各触发器的 ，不起作用，电路执行 16 进制D1R加法计数功能。(2) 当 A 闭合时，由于 ，因而当 Q3 =1，即计数器状态为 1000 时
10、，复位到 0，D3R重新开始计数。故执行 8 进制加法计数器功能；同理，B，C 分别闭合时电路为 4 进制和 2进制加法计数器。5.10 用 JK 触发器设计图题 5.10 所示功能的逻辑电路。解 (1) 由图可知电路可按五状态时序电路设计。设状态分别为：S0 = 000，S 1 = 001，S 2 = 010， S3= 011，S 4 = 100。(2) 根据状态分配的结果可以列出状态转换真值表如表解 5.10。图题 5.9图题 5.10ZX “1”1JC11K1JC11KQ00CPQ1图解 5.8(4)& 11表解 5.10210n+120nQZ0 0 00 0 10 1 00 1 11
11、0 00 0 00 0 10 1 00 1 11 0 00 0 00 0 1000010(3) 画次态卡诺图求状态方程和输出方程， ， ，120nnQ1010nnnQ120nQ2nZ(4) 求驱动方程将状态方程与 JK 触发器的特性方程比较得，210nJ2K，0n，02nQ(5) 检查电路的自启动能力由次态卡诺图可见，当电路进入无效状态时，其相应的状态转移为：101 010，110 010，111 000，因此，该电路能够自启动。(6) 画电路图根据驱动方程和输出方程画逻辑电路图如图解 5.10 所示。5.11 用 JK 触发器设计图题 5.11 所示两相脉冲发生电路。解 由图可见，电路的循环
12、状态为 00 10 11 01 00，因此可按同步计数器设计，用两个 JK FF 实现。(1) 作次态卡诺图求状态方程和输出方程，+101nnQ+1001nnQ，2Z(2) 求驱动方程将状态方程与 JK 触发器的特性方程对比，图题 5.11 1nQ001101 100 10nQ0011010nnQ10 11010nnQ001101 010nnQn+12 n2n2n200110Z10nnQ01 0001 0n2 1JC1K1JC1K1JC1K1CPQQ Q1 Z图解 5.101JC11K1JC11KCP Z1Z2图解 5.11(2)1nQ 011n010100nQ 10nQ011n01100nQ
13、 2Z011nQ0110n 1Z011nQ011100n图解 5.11(1)可得，10nJQ10nK，(3) 画逻辑电路图5.12 一个同步时序电路如图题 5.12 所示。设触发器的初态 Q1 = Q0 = 0。(1) 画出 Q0 、 Q1 和 F 相对于 CP 的波形；(2) 从 F 与 CP 的关系看，该电路实现何种功能？解 （1） 1）写方程式 驱动方程： 010 nnDQ 复位方程： R 输出方程： 0nFCP2）求状态方程+101nn+10D10 ()nRQ3）求状态转换表，如表 5.12 所示。4）画 、 和 F 相对于 CP 的波形，如图解 5.12 所示。0Q1从 F 与 CP
14、 的关系可以看出该电路实现三分频功能。5. 13 用双向移位寄存器 74194 构成 6 位扭环计数器。解 要构成 6 位扭环计数器，需两块 74194 级联，如图解 5.13 所示。图题 5.12CP Q01Q23DSRLCPRM1074190D12D3 Q01Q23DSRLCPRM1074190D12D3R 011图解 5.13Q0 Q1 Q2 Q3 Q4 Q5 CPQ01F图解 5.12表 5.12 10n+10 n0 00 1 1 0 1 10 11 1 0 0 0 0 表题 5.140000100011000110110110110111001100015.14 利用移位寄存器 74
15、194 及必要的电路设计产生表题 5.14 所示脉冲序列的电路。解 (1) 作次态译码真值表即按表题 5.14 给出的态序表，决定前一状态变化到后一状态时，移入的数据是 0 还是 1 以及是左移还是右移，按此设置 DSR 及 DSL 的状态和功能控制信号 M1、M 0 的状态。如表解 5.14 所示。(2) 化简 DSR、D SL、M 1、M 0 ；SR133nnQSL02023nQ1(3) 画逻辑电路图5.15 用 74LS293 及其它必要的电路组成六十进制计数器，画出电路连接图。解 74LS293 为异步 2-8-16 进制集成计数器，需要两片级联实现 60 进制计数器。方法一：全局反馈
16、清零(1) N = 60，S n = 60D =00111100B(2) 10125432FRQ(3) 画电路连接图表解 5.14CP 0123nnQDSR DSL M1 M0012345678000010001100011011011011011100110001110000111000111000111000111CP Q01Q23DSRLCPRM1074190D12D3R 1 1 11图解 5.14(2)1M0011023nnQ 0010100011101nnQ 0M0011011 001010011101 01nnQ23nnQSRD001100100100111001nnQ23nnQ图
17、解 5.14(1)74293CP01R01R02Q012Q3 74293CP01R01R02Q012Q3CPQ012Q3 Q456Q7图解 5.15(1)方法二：局部反馈清零(1) 2160NN，21nSn0S(2) 021FRQ123(3) 画电路连接图5.16 图题 5.16 为由 74LS290 构成的计数电路，分析它们各为几进制计数器。解 (1) CP CP 1，仅 Q3Q2Q1 作输出，反馈连线 Sn = 011，故为 3 进制计数器。(2) CP CP 1， Sn = 100，故为 4 进制计数器。(3) CP CP 0， Q0 CP 1，Q 3Q2Q1Q0 输出均有效，S n =
18、 1001，故为 9 进制计数器。(4) CP CP 0， Q0 CP 1，S n = 1000，故为 8 进制计数器。5.16A (1) 试用计数器 74LS161 及必要的门电路实现 13 进制及 100 进制计数器；(2) 试用计数器 74LS160 实现(1)中的计数器。解 (1) 用反馈清零法实现 13 进制计数器13N0nS1320FCRQ图题 5.1674293CP01R01R02Q01Q23 74293CP01R01R02Q01Q23CPQ01Q23 Q45Q67图解 5.15(2)CPTCPQ01Q23D01D23CRLDCO7461 1CP 图解 5.16A(1)逻辑图见图
19、解 5.16A (1)。用全局反馈清零法实现 100 进制计数器10NB10nS652FCRQ逻辑图见图解 5.16A (2)。(2) 13 进制计数器13N0nS逻辑图见图解 5.16A (3)。140FCRQ100 进制计数器因为 74160 是 10 进制计数器，所以无需反馈而自然实现 100 进制计数器。逻辑图见图解 5.16A(4)。5.17 用计数器 74193 构成 8 分频电路，在连线图中标出输出端。解 74193 为同步可逆 16 进制集成计数器。要得到 8 分频，只需从 Q2 输出即可。5.18 计数器 74LS293 构成电路如图题 5.18 所示，试分析其逻辑功能。图题
20、 5.18CPTCPQ01Q23D01D23CRLDCO7461CP CPTCPQ01Q23D01D23CRLDCO746 1Q01Q23 Q45Q67图解 5.16A(2)CPTCPQ01Q23D01D23CRLDCO74601CP CPTCPQ01Q23D01D23CRLDCO7460 1Q01Q23 Q45Q67 1图解 5.16A(3) 7.13(g)图解 5.16A(4)CR LD 0 1D23 PU D 7493Q0 12Q3BOCCP1 f图解 5.17解 电路为全局反馈，且复位信号为异步操作。故可直接读反馈连线的反馈态：。所以，电路为 136 进制计数器。76543210nSQ
21、5.19 计数器 74LS290 构成电路如图题 5.19 所示，试分析该电路的逻辑功能。解 由图可知，电路为全局反馈，根据反馈连接可得反馈态6543210nSQ由于 74290 为十进制计数器，S n 应按 8421 BCD 码考虑。所以，该电路为异步 42 进制BCD 码加法计数器。5.20 计数器 74161 构成电路如图题 5.20 所示，试说明其逻辑功能。解 由图可知，74161(1) 的 CO 输出控制着 74161(2) 的 CTP 和 CTT，而 74161(2) 的输出 CO 又作为反馈控制预置信号，又 CO = Q3Q2Q1Q0CTT，因此，两片计数器的满状态和预置状态即为
22、计数器的结束和初始状态。故-10BB()(1)()96nNS所以，该电路为同步 196 进制计数器。5.21 试分析图题 5.21 所示用计数器 74163 构成电路的逻辑功能。解 74163 为同步式 16 进制集成加法计数器。电路为同步级联，通过 执行全局反CR馈清零，因 74163 的 为同步操作方式，直接读连线可得电路的 Sn-1 状态，故：CR图题 5.20图题 5.19图题 5.2110173nBNS所以，该电路为同步 73 进制加法计数器。5.22 计数器 74193 构成电路如图题 5.22 所示，试分析该电路的逻辑功能。解 74193 为异步可逆 16 进制计数器。图中 CP
23、 送入 CPD，CP U = 1 配合，又 ，LDBO，可知电路在 CP 脉冲作用下执行减法计数。经过 8 次脉冲将计数O3210SD器中的预置数 1000 减到 0000， 输出低电平，使 ，又立即置入 1000 态。因此，BO0L8 个 CP 脉冲一个计数循环。该电路为同步 8 进制减法计数器。5.23 指出图题 5.23 电路中 W、X 、Y 和 Z 点的频率。解 (1) 10 位环形计数器为 10 分频，所以 ；W16KHzf(2) 4 位二进制计数器为为 16 分频，所以 ；X(3) 模 25 行波计数器为 25 分频，所以 ； Y40f(4) 4 位扭环计数器为 8 分频，所以 。
24、Z5z5.24 设图 5.5.4 中各寄存器起始数据为I=1011，II=1000，III=0111，将图题 5.24中的信号加在寄存器 I、II 、 III 的使能输入端。试决定在 t1、t 2、t 3 和 t4 时刻，各寄存器的内容。解 t1 时刻，寄存器 II 的数据 1000 送到总线，寄存器 III 接收，I=1011 ，II=1000，III=1000 ；t 2 时刻，寄存器 III 的数据 1000 送到总线，无数据接收，各寄存器数据不变；t 3 时刻，无数据传送，各寄存器数据不变；t 4 时刻，寄存器 I 的数据 1011 送到总线，寄存器 II、III 接收，I=1011 ，
25、II= III=1011。图题 5.23图题 5.24图题 5.225.25 时序电路如图题 5.25 所示，其中 RA、 RB 和 RS 均为 8 位移位寄存器，其余电路分别为全加器和 D 触发器，要求：(1) 说明电路的逻辑功能；(2) 若电路工作前先清零，且两组数码 A10001000，B 00001110，8 个 CP 脉冲后，RA、 RB 和 RS 中的内容为何？(3) 再来 8 个 CP 脉冲，R S 中的内容如何？解 (1) 可将电路划分为三个功能块、中都是 8 位移位寄存器；中全加器和 D 触发器。 分析各功能块电路的逻辑功能功能块：在移位脉冲 CP 作用下逐位将 A、B 两组
26、数据分别移入 RA、R B，8 个 CP 脉冲过后，可将 A、B 两组 8 位二进制数据存入移位寄存器。功能块：由移位寄存器 RA 和 RB 提供的加数和被加数的最低位先输入全加器的 Ai和 Bi，经过全加器相加后产生和输出 S0 和进位输出 C0。来一个 CP 脉冲后，一方面将 RA和 RB 中的次低位数送入 Ai 和 Bi 输入，并将最低位相加之和移入 RS 中，另一方面又将最低位相加产生的进位通过 D FF 输入全加器的 CI 端，和次低位加数被加数一起决定相加之和及进位输出，再来 CP 时又重复前述过程。这样，经过 8 个 CP 后，A 、B 两组数通过移位寄存器 RA、R B 逐位送
27、入全加器相加。全加器和 D 触发器实现两数串行加法运算。功能块：移位寄存器 RS 保存 8 位全加和。 分析总体逻辑功能电路总体实现两组 8 位二进制数串行加法功能。(2) 8 个 CP 脉冲过后，R AA10001000，R BB 00001110，R S00000000。(3) RSAB100101105.26 图题 5.26 中，74154 是 4-16 线译码器。试画出 CP 及S0、S 1、S 2、S 3、S 4、S 5、S 6 和 S7 各输出端的波形图。图题 5.25解 由图可见，74194 构成扭环形计数器，CP 到来前先清零。因此，74194 从 0000开始，在 方式控制信
28、号及 CP 脉冲作用下，执行右移操作，由于 ，可10M SR3DQ得计数态序表如表解 5.26 所示；74194 输出作为 4/16 线译码器的输出，译码器输出低有效，经非门后 S0 S7 高有效，波形图见图解 5.26 所示。5.27 试用计数器 74290 设计一个 5421 编码的六进制计数器。解 当 74290 的 CP1 接 CP 脉冲，而将 CP0 接 Q2 时，电路执行 5421 BCD 码。5421 编码如表解 7.23 所示。具体设计如下(1) ，6N0nS(2) 0123FRQ(3) 画逻辑图如图解 5.27 所示。图题5.26表解 5.26CP 0123 Q0123456
29、78000010001100111011110111001100010000CP12345678910S01S23S45S67图解 5.26表解 5.27CP 3210 Q01234567890000 000100100011010010001001101010111100图解 5.27Q3Q0Q1Q2Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3R9(1)R9(2)R0(1)R0(2) CP1 CP0 74290Q0Q1Q2Q3CP5.28 电路如图题 5.28 所示（1）画出电路的状态图；（2）说明电路的逻辑功能。解 (1) 由图可见，当计数器状态为 0101 时，复位
30、条件满足，计数器复位到0120RQ0000，完成一次计数循环。状态转换图见图解 5.28。(2) 由状态图可见，该电路为异步五进制加法计数器。5.29 电路如图题 5.29 所示，要求(1) 列出电路的状态迁移关系( 设初始状态为 0110)；(2) 写出 F 的输出序列。解 (1) 电路由移位寄存器 74194 和多选一 MUX 构成。由于 74194 中右移数据输入，且工作方式控制信号 ，构成了环形计数器；而 8 选 1MUX 的地址输SR3DQ10M入 ， ， ， ，因此，根据210210A752D430D613DQ74194 的输出态序和 MUX 的选择功能就能得出 F 的输出序列。电
31、路的状态迁移关系见表解 5.29 所示。(2) 由表可见，F 的输出序列为 0010。5.30 图题 5.30 所示为某非接触式转速表的逻辑框图，其由 AH 八部分构成。转动体每转动一周，传感器发出一信号如图题 5.30 中所示。(1) 根据输入输出波形图，说明 B 框中应为何种电路?(2) 试用集成定时器(可附加 JKFF)设计 C 框中电路；图题 5.28图题 5.290 01 0101 01 01图解 5.28表解 5.29CP 0123Q210 ADi F0123456780 1 1 0 0 0 1 11 0 0 11 1 0 00 1 1 00 0 1 11 0 0 11 1 0 0
32、0 1 1 01 1 01 0 00 0 10 1 11 1 01 0 00 0 10 1 11 1 0D6D4D1D3D6D4D1D3D6001000100(3) 若已知测速范围为 09999，E、G 框中各需集成器件若干 ?(4) E 框中的计数器应为何种进制的计数器?试设计之?(5) 若 G 框中采用 74LS47， H 框中应为共阴还是共阳显示器?当译码器输入代码为0110 和 1001 时，显示的字形为何?解 (1) 图中输入为缓变信号，输出为矩形波，所以，B 框中应为施密特触发器。(2) 略(3) E，G 框中各需集成器件 4 块；(4) 因后续电路 H 中的显示部分为人们能直接读
33、取的十进制 09，译码部分必为 BCD七段显示译码器，要求 E 框中的计数器应为 10 进制计数器。具体设计可采用任一种集成计数器，直接选用 10 进制集成计数器实现时，电路最简单。此处采用 74160 实现。逻辑图如图解 5.30 所示。(5) 因 7447 为输出低有效的译码器，所以，H 框中应为共阳显示器，当译码器输入代码为 0110 和 1001 时，显示字形分别为 6 和 9。图题 5.30Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q12Q13Q14Q15CPTPQ012Q3D012D3CRLCO74601CP CPTCPQ012Q3D012D3CRLCO7460 CPTCPQ012Q3D012D3CRLCO7460Q8910Q1 CPTCPQ012Q3D012D3CRLCO7460123145Q Q10 11图解 5.30
