1、ModelSim,Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。,第一次用modelsim+quartus的时候需要在quartus中设置modelsim的路径， quartus-tools-general-EDA tool options ， 在右边选择modelsim
2、的安装路径，如下图：,Quartus中的工程准备好之后点击start complication按钮，此时modelsim会自动启动，而quartus处于等待状态（前提是系统环境变量中用户变量中PATH要设置好modelsim安装路径,如：D:Modeltech_6.3win32）。在打开的modelsim的Workspace窗口中你会发现多了工作库和资源库，而且work库中出现了需要仿真的文件。Modelsim自动将quartus生成的.vo文件编译到work库，并建立相应的资源库。如图所示。,观察库，可以发现，多了verilog_libs库、gate_work库和work库，但是在“工程文件
3、夹simulationmodelsim“下，只有verilog_libs和gate_work文件夹，为什么库里面却多了一个work库呢？而且gate_work库和work库文件内容相同！gate_work 库是Quartus II 编译之后自动生成的，而work库是modelsim默认库。仔细观察二者路径，二者路径相同，均为gate_work文件夹，可知 modelsim 将 gate_work 库映射到 work 库。因此，在后续的工作中操作gate_work 库或者 work 库都能得到正确结果。编写测试台程序Counter_tb.v ，最好放在生成的.vo文件所在的目录，以方便在需要手动
4、仿真时使用。点Compile在出现的对话框中选中Counter_tb.v文件，然后点Compile按钮,编译结束后点Done，这时在Work库中会出现测试台文件。如下图所示。,点击simulate-Start Simulation或快捷按钮 会出现start simulate对话框。点击Design标签选择Work库下的Counter_tb.v文件，然后点击Libraries标签在Search Library中点击Add按钮，选择仿真所需要的资源库（如果不知道需要选择哪个库，可以先直接点Compile看出现的错误提示中说需要的库名，然后再重复上述步骤）见下图。,再点start simulate
5、对话框的SDF标签。在出现的对话框的SDF File框内加入.sdo时延文件路径。在Apply To Region框内有一个“/”， 在“/”的前面输入测试台文件名，即“Counter_tb”，在它的后面输入测试台程序中调用被测试程序时给被测试程序起的名称，本例中为“DUT”，见下图。然后点OK。后面观察波形与前仿真步骤相同。,手动创建输入波形(待定),对于一些简单的设计文件，也可以在波形窗口自己创建输入波形进行仿真。具体方法是鼠标右击work库里的目标仿真文件counter.v，然后点create wave，弹出wave default窗口。如下图所示。,在wave窗口中选中要创建波形的信号
6、，如此例中的CLK，然后右键点击，选择Create/Modify/Wave项出现下面的窗口：在Patterns中选择输入波形的类型，然后分别在右边的窗口中设定起始时间、终止时间以及单位，再点Next出现下面的窗口，我们把初始值的HiZ改为0，然后修改时钟周期和占空比，然后点Finish。,接着继续添加其他输入波形，出现下面的结果。前面出现的红点表示该波形是可编辑的。后面的操作与用testbench文本仿真的方法相同 。,编写与编译测试文件,在编写Testbench之前，最好先将要仿真的目标文件编译到工作库中，点Compile-Compile或 ，将出现下面的对话框，,方法一：我们可以在mode
7、lsim内直接编写Testbench，而且modelsim还提供了常用的各种模板。具体步骤如下： 执行File-New-Source-VHDL，或者直接点击工具栏上的新建图标，会出现一个VHDL文档编辑页面，在此文档内设计者即可编辑测试台文件。需要说明的是在Quartus中许多不可综合的语句在此处都可以使用，而且testbench只是一个激励源产生文件，只要对输入波形进行定义以及显示一些必要信息即可，切记不要编的过于复杂，以免喧宾夺主。 Modelsim提供了很多Testbench模板，我们直接拿过来用可以减少工作量。在verilog文档编辑页面的空白处右键点Show Language Tem
8、plates然后会出现一个加载工程，接着你会发现在刚才的文档编辑窗口左边出现了一个Language Templates窗口,见下图。,双击Creat Testbench会出现一个创建向导，见下图。,选择Specify Design Unit工作库下，work工作库下的目标文件，点Next,出现下面对话框： 可以指定Testbench的名称以及要编译到的库等，此处我们使用默认设置直接点Finish。这时在Testbench内会出现对目标文件的各个端口的定义还有调用函数接下来，设计者可以自己往Testbench内添加内容了(有注释的为添加的内容)，然后保存为.v格式即可。按照前面的方法把Testbench文件也编译到工作库中。,方法二：在 Quartus II 内编写并编译 Testbench ，之后将 Testbench 和目标文件放在同一个文件夹下，按照前面的方法把 Testbench 文件和目标文件都编译到工作库中之后。PS：如果在工作库中没有该文件(在Testbench文件没有端口的情况下)，则在SimulateStart Simulate卡片中去掉优化选项，如下图所示。之后再重新编译，即可在工作库中找到该文件。,
