1、汇编语言与接口技术,主讲教师 张玉琢,5.1,5.2,5.3,总线概述,8086/8088的CPU总线与时序,Pentium的CPU总线,第五章 总线,5.1 总线概述,总线是一种数据通道，系统各部件共享 总线可同时挂接多个部件 总线上任一部件发送的信息，系统内连接到总线上的部件均可收到 信息传输时，每次只能有一个发送部件可利用总线给一个接收部件发送信息 总线分为：内部总线、局部总线、外部总线,内部总线:是处于微处理器芯片内部的总线。是把各种不同的芯片（运算器、控制器、寄存器）连接在一起构成特定功能模块（如CPU)的信息传输通路。 局部总线：是连接主板上各个主要部件（模块）之间的信息传输通路。
2、如：CPU模块和存储器模块（或I/O接口模块)之间的传输通路。 外部总线（通信线路）：是微机系统之间或微机系统与其它系统（仪器、仪表、控制装置等）等式之间信息传输的通路。如EIA RS-232C,IEEE-488,总线分类,.1,.3,总线概述,8086/8088的CPU总线与时序,Pentium的CPU总线,第五章 总线,.2,5.2 8086/8088的CPU总线与时序,5.2.1 8086/8088的CPU引线,8086/8088均为40条引线、双列直插式封装，某些引线有多重功能，其功能转换有两种情况：一种是分时复用，另一种是按组态定义.,数据与 低8位地址 分时复用,状态与 高4位地址
3、 分时复用,最大 （最小） 组态下 的控制 信号,8088 CPU引线的排列,与组态无关 的引线,电源和定时线,控制 工作在 什么 组态,8088CPU的引线信号： 1.地址和数据线 2.控制和状态线 3.电源和定时线,（1）AD7AD0 低8位地址/数据线.利用内部的多路开关，数据与低8位地址分时复用这些引线.当CPU访问存储器或外设时，先输出访问地址，由外部锁存器锁存地址，再读/写所需要的数据 （2）A15A8 中间8位地址线.8088内部锁存,1.地址和数据线,（3）A19A16/S6S3 高四位地址/状态线.地址与状态分时复用.访问外设时，4位地址线不用. 存储器的读/写和I/O操作时
4、这些线用来输出状态信息： S6 S5 S4 S30 F的IF位 0 0 ES0 1 SS1 0 CS1 1 DS,1.地址和数据线,分两种：一种8088组态有关的线，另一类是与组态无关的线 (1)MN/MX 控制8088工作与什么组态.接电源（+5V），8088处于最小组态，接地，8088处于最大组态 (2)最小组态下的控制信号线 IO/M 输入输出/存储器选择信号.输出低电平访存；输出高电平访问I/O端口 WR 写信号.低电平有效，在执行存储器或I/O端口的写操作时输出的一个选通信号 INTA 中断响应信号.低电平有效.是8088响应外部INTR而发出的中断响应信号,2.控制和状态线,ALE
5、 地址锁存允许信号. 是8088发出的选通脉冲，将AD7AD0和A19/S6A16/S3上出现的地址锁存到外部地址锁存器中 DT/R 数据发送/接收信号. 低电平接收数据，高电平发送数据 DEN 数据允许.低电平有效.双向驱动器输出允许 SSO 系统状态输出信号.与IO/M、DT/R一起，反映8088所执行的操作 HOLD 保持请求信号.用于直接存储器存取操作，即DMA请求输入信号 HLDA 保持响应信号.DMA响应回答信号,2.控制和状态线,(3)最大组态下的控制信号线 S2，S1，S0 3个状态信号. 其译码输出作为8088工作在最大组态时，对存储器和I/O端口读/写操作信号. 3个状态信
6、号与CPU所执行的操作见P165,表4-1 RQ/GT0、RQ/GT1 总线请求/允许信号. 双向，低电平有效. 两个外设同时发出总线请求时，RQ/GT0优先权高于RQ/GT1 LOCK 锁定信号.低电平有效.该信号由前缀指令LOCK使其有效；有效时，别的总线设备不能取得对系统3总线的控制权 QS0，QS1 队列状态信号.用于提供8088指令队列状态,2.控制和状态线,(4)与组态无关的引线 RD 读选通信号.低电平时有效，表示正在进行存储器或I/O读操作 READY 准备就绪信号.是CPU寻址的存储器或I/O口送来的响应信号 TEST 测试信号.它是由WAIT指令测试的信号.低电平时，执行W
7、AIT后面的指令；高电平时，CPU进入空转等待状态 INTR 中断请求信号.它是外设发来的可屏蔽中断请求信号，可由标志寄存器中的中断允许标志位来屏蔽 NMI 非屏蔽中断请求信号.它是边沿触发信号，是不可屏蔽的 RESET 复位信号,2.控制和状态线,VCC 电源线.要求加5V10%的电压 GND 地线.8086/8088有两条地线，这两条地线都要接地 CLK 时钟信号.一般由时钟信号发生器8284输出，它提供8088的定时操作.8088的标准时钟频率为5MHz,3.电源和定时线,5.2.2 8088的CPU系统和CPU总线,1.地址锁存器 8088在访问存储器或I/O设备时，低8位/高4位地址
8、与数据/状态分时复用，先输出地址，后输出数据/状态，为了不使先送出的地址丢失，用8088组建系统时，必须用地址锁存器 三态地址锁存器8282、74LS373,74LS3738D锁存器，其引线排列和功能为：,2.双向总线驱动器,74LS2458总线传送器，引线排列如图：,增强8088的负载能力,3.时钟发生器8284A,用8284向8088及系统提供符合定时要求的时钟信号CLK、准备好信号READY、复位信号RESET 对外界输入的“准备就绪”信号RAY和“复位信号”RES进行同步,8284A内部结构的框图：,3.时钟发生器8284A,4.总线控制器8288,作用：工作在最大组态时，8088不直
9、接提供总线控制信号（如ALE、存储器读/写、I/O读写等），它只提供状态信号S0S2，8288对状态信号译码转换为总线控制信号,电路： 状态译码对S0S2译码 命令信号发生器产生命令信号 控制信号产生器产生总线控制信号； 控制逻辑控制8288工作方式。,命令信号MRDC 存储器读命令.通知被选中单元，把数据发送到数据总线上MWTC 存储器写命令.把数据线上的数据，写入被选中存储单元IORC I/O读命令.通知被选中I/O口，把数据发送到数据总线上IOWC I/O写命令.把数据线上的数据写入被选中I/O口AMWC 存储器超前写.同MWTC，只是提前一个时钟脉冲,4.总线控制器8288,总线控制信
10、号DT/R 数据发送/接收信号DEN 数据允许信号MCE/PDEN 设备级联允许/外部数据允许信号ALE 地址锁存信号,4.总线控制器8288,AIOWC I/O超前写.同IOWC，超前一个时钟脉冲 INTA 中断响应命令,5.最小组态下的8088CPU系统,典型的最小组态下的8088 CPU系统如图 ：,系统地址总线,系统数据总线,A19A16，A7A0为分时复用线，必须用地址锁存器74LS373把这12位地址锁存.A15A8不用锁存.在此全部锁存数据线可加双向驱动器，也可直接输出（小系统）.用8088的数据允许信号DEN接245的G， 8088的的收发控制DT/R接245的DIR8088的
11、控制线可直接作系统 控制总线，RD、WR和IO/M经组 合形成存储器读/写信号和 I/O读/写信号.组合逻辑电路 如右图所示：,5.最小组态下的8088CPU系统,6.最大组态下的8088CPU系统,最大组态下的8088 CPU系统如图 ：,系统地址总线,系统数据总线,6.最大组态下的8088CPU系统,来自8086/8088CPU的总线状态信号S2 ,S1,S0经8288状态译码器译码后,与输入控制信号AEN、CEN和IOB相互配合，产生总线命令信号和总线控制信号。 S2,S1,S0组合得到的信号可分为5组：,送给地址锁存器的地址锁存信号ALE,送给双向总线驱动器的信号DEN和DT/R。,决
12、定8288本身工作方式的信号IOB,作为CPU进行中断响应的信号INTA,读写控制信号MRDC、MWTC、IORC、IOWC，分别控制存储器读写和I/O端口的读写。,另外两个信号：提前写I/O命令和提前写内存命令，是8288提前一时钟周期向外设端口或存储器发出的。, ,1.指令周期、总线周期和T状态 计算机是在程序控制下工作的，每条指令的执行，都要经过取指，译码，执行三个阶段，这些操作都是在时钟脉冲CLK的统一控制下一步一步进行的，它们都需要一定的时间,5.2.3 8088的时序,T状态CPU处理动作的最小单位，即一个时钟周期. 如：8088的时钟频率为5MHz，故时钟周期或1个T状态为200
13、ns 指令周期执行一条指令所需要的时间. 8088中不同指令的指令周期是不等长的.最短2个时钟周期，最长200个时钟周期（如：16位乘除法指令）总线周期把指令周期划分为一个个总线周期. BIU完成一次访问存储器操作所需要的时间称作一个总线周期。一个最基本的总线周期由4个时钟周期组成，习惯上称4个状态，即T1,T2,T3,T4状态。只有在CPU和内存或I/O端口之间传递数据以及取指令时，CPU才执行总线周期,典型的8086/8088总线周期序列：,T1状态，发地址信息 T2状态，总线的高4位输出状态信息 T3状态，高4位 状态信息，低16位数据 T3之后，可能插入TW T4状态，结束。,（1）存
14、储器读周期由4个T状态组成,存储器读周期和输入周期时序,2.最小组态下的时序,（2）存储器写周期由4个T状态组成,存储器写周期和输出周期时序,2.最小组态下的时序,（1）存储器读周期由4个T状态组成,最大组态时存储器读周期时序,3.最大组态下的时序,（2）存储器写周期由4个T状态组成,最大组态时存储器写周期时序,3.最大组态下的时序,（3）I/O读和I/O写周期由5个T状态组成,最大组态时I/O读周期和I/O写周期时序,3.最大组态下的时序,5.2,5.1,总线概述,8086/8088的CPU总线与时序,Pentium的CPU总线,第五章 总线,5.3,5.3 Pentium的CPU总线,A3
15、1A3 地址线.双向.低3位地址 A2A0不对外，用于组合成字节允许信号BE7BE0AP 地址的偶校验码输出线 ADS 地址状态信号 A20M A20 以上的地址线屏蔽信号 .与ISA总线兼容的计算机系统中必须有该信号 APCHK 地址校验出错信号. 在读取Cache时，Pentium会对地址进行偶校验，如有错，则该信号输出低电平,5.3.1 地址线及控制信号,D63DO 数据线 BE7BE0 分别为8个字节的允许信号 DP7DP0 奇偶校验信号 PCHK 读校验出错 PEN 奇偶校验允许信号.若该信号输入为低电平，则在读校验出错时处理器会自动作异常处理,5.3.2 数据线及控制信号,D/C
16、数据控制信号.高电平当前总线周期传输的是数据，低电平当前总线周期传输的是指令 M/IO 存储器/输入输出访问信号.高电平访存，低电平访问I/O端口 W/R 读/写信号.高电平写操作，低电平读操作 LOCK 总线封锁信号.低电平有效BRDY 突发就绪信号 NA 下一个地址有效信号 SCYC 分割周期信号,5.3.3 总线周期控制信号,CACHE Cache控制信号 EADS 外部地址有效信号 KEN Cache允许信号 FLUSH Cache擦除信号AHOLD 地址保持请求信号 PCD和PWT 片外Cache控制信号 WB/WT 片内 Cache回写通写选择信号 HIT和HITM Cache命中
17、信号和命中Cache的状态信号 INV 无效请求信号,5.3.4 Cache控制信号,INTR 可屏蔽中断请求信号 NMI 非屏蔽中断请求信号 RESET 系统复位信号 INIT 初始化信号 CLK 系统时钟信号,5.3.5 系统控制信号,HOLD 总线请求信号 HLDA 总线请求响应信号 BREQ 总线周期请求信号 BOFF 强制让出总线信号,5.3.6 总线仲裁信号,BUSCHK 转入异常处理的信号 FERR 浮点运算出错的信号 IGNNE 忽略浮点运算错误的信号 FRCMC和IERR 功能冗余校验信号和冗余校验出错信号,5.3.7 检测与处理信号,SMI 系统管理模式中断请求信号 SMIACT 系统管理模式信号,5.3.8 系统管理模式信号,TCK 测试时钟输入 TDI 测试数据输入 TDO 测试数据输出 TMS 测试方式选择 TRST 测试复位,5.3.9 测试信号,BP3BP0和PM1PM0 调试寄存器DR3DR0中的断点匹配信号和性能监测信号 BT3BT0 分支地址输出信号 IU U 流水线完成指令的执行过程信号 IV V 流水线完成指令的执行过程信号 IBT 指令发生分支信号 R/S 检测请求信号 PRDY 检测请求响应信号,5.3.10 跟踪和检测信号,
