1、第四章 纳米CMOS器件中的栅工程,栅电极层、栅介质层和Si衬底构成的MIS结构称为栅结构。 其中栅电极层的功函数、栅介质层的厚度、介电常数、介质层电荷及界面缺陷态度等因素直接决定着CMOS器件的特性。 栅电极层为重掺杂的多晶硅和硅化物的复合结构，栅介质为高质量的热氧化SiO2，其氧化层电荷和界面缺陷态密度均很低。,一、CMOS器件中的MIS栅结构,MIS结构MOSFET器件的重要组成部分。 MIS （Metal Insulator Semiconductor，金属-绝缘层-半导体） 栅电极通常由多晶硅 -金属硅化物的复合结 构构成。 栅介质与栅电极和Si 沟道之间的两个界面 对于器件的性质起
2、到 着至关重要作用。,栅介质、栅电极、Si沟道之间的两个界面厚度通常在几个埃的数量级，是栅电极、栅介质和Si沟道之间材料的过渡。 当界面层的厚度与栅介质层的厚度接近时，界面层将直接影响总的栅电容的大小，从而影响着MOSFET器件的性能。这些界面层还可以加以利用以获得某些所需的作用。 栅介质层：热氧化硅（SiO2）新型栅介质材料如氮化二氧化硅材料。 MIS结构中栅介层的厚度tox决定了单位面积栅电容，表面量子化效应和多晶硅耗尽效应（详见4.4节）等的影响，使栅电容降低 等效的介质层厚度增加等效电容厚度CET 。,当采用高介电常数介质等非二氧化硅材料时，通常采用等效氧化层厚度EOT表示栅介质层厚度
3、tox CETinv对应于MOSFET反型时的等效电容厚度，有 CETinv=EOT+tqm+tdp CETacc对应于MOSFET积累时的等效电容厚度，有 CETacc=EOT+tqm,平带电压,1、功函数费米能级的电子逸出体外所需的能量。 2、电子亲和能半导体中导带底的电子逸出体外所需的能量。 3、接触电势差金属费米能级与半导体费米能级的差。 对MIS结构，其金属和半导体之间的功函数差仅由金属和半导体决定。由于通常金属和半导体的功函数不同，而在平衡系统中费米能级必须保持平直，因此必将引起能带的弯曲。 弯曲的大小由栅电极和半导体间的功函数差决定。,能带弯曲分别为：（n型半导体）（p型半导体）
4、是栅电极的功函数，s是半导体材料的亲和能，Eg为半导体材料的禁带宽度。半导体衬底的费米势为 介质层和界面上的电荷均会引起半导体表面能级的弯曲。其弯曲量为 当Qo为负电荷时取+，当Qo为正电荷时取,能带弯曲可以通过施加与弯曲量相当的偏压加以补偿，通常把所需施加的偏压称为平带电压 。 平带电压定义为：为使半导体中能带保持平直而使表面势为0时所需施加在栅电极上的偏压。由栅电极和半导体间的功函数差以及等效界面电荷决定 若Qo为负电荷则平带电压将出现正向的移动，若 Qo为正电荷则平带电压将出现负向的移动。,通过MIS的电流,较厚氧化层时热载流子注 强场下的F-N(Fowler-Nordheim)遂穿 薄
5、氧化层时和低电场下的直接遂穿 对于超亚微米MOSFET,当栅氧化层的厚度缩小至3nm以后,直接隧穿产生的栅电流将成为影响器件性能的主要因素.,硼扩散,硼扩散用于p+多晶硅栅以抑制短沟道效应、降低阈值电压。 通常在多晶硅中注入BF2掺杂，注入剂量很大，通过在950到1050摄氏度的温度下退火数秒。 硼原子很小，在如此高的温度下，硼在硅和二氧化硅中的扩散系数很高。于是在高温退火的过程中，硼扩散进入甚至穿透二氧化硅层。硼扩散进入氧化层后可引起平带电压的变化，从而导致MOS结构的C-V特性或MOSFET的阈值电压出现变化。硼扩散将使器件的阈值电压向正的方向增大，使器件的跨导和亚阈斜率退化。,图4.5为
6、具有P+多晶硅栅电极的MOS电容的C一V特性曲线。 MOS电容的面积为6.25 10-4cm2，在n型硅上热氧化生长了24 埃的SiO2，多晶硅栅电极厚1500埃，采用硼离子注人形成P+多晶硅，随后在1000度Ar气氛退火，时间1、2、5和10秒。 随着退火时间的增加，特性曲线向正方向移动，相应地平带电压增加，表明阈值电压增加。 以I-V特性的变化作为失效器件的判据，即与退火时间最短(1秒)的器件相比、电流增加两个数量级以上的器件均视为失效。,研究表明.在SiO2中引入氮(N)可以抑制硼的扩散。图4-6示出了利用在N2O气氛中氧化生长的SiO2作为栅介质层制成的MOS电容样品的C-V特性曲线。
7、 除了栅介质层的差别外，其余的条件均与图4.5中的相同。 由图可见，随着退火时间的增加.样品间C-V特性曲线的正向移动减小，退火10秒和1秒的样品相比.平带电压的移动约为30mV。 可知在二氧化硅中引人氮以后，硼扩散带来的影响减小，硼的扩散得到抑制 。,CMOS技术中MIS栅电极结构的演变,二、氮氧硅栅介质,目前，CMOS器件中已开始使用超薄氮氧硅（SiOxNy，更准确地应称为掺氮的SiO2，或氮化二氧化硅）替代传统的纯SiO2栅介质。 氮氧硅中含有氮可以抑制硼的扩散， SiO2-Si界面附近含有少量的氮可以降低由热电子引起的界面退化，提高器件的可靠性。 氮氧硅SiO2Ny的介电常数在 之间随
8、氮含量的多少成正比地变化。于是在相同的等效栅氧化层厚度下，氮氧硅的物理厚度大于SiO2的，相应地使泄漏电流有所降低。 但是SiO2-Si界面附近若存在大量的氮，则由于界面缺陷态的增加和迁移率的降低而使器件的性能退化。,Si-N-O系统的热动力学,图中包含四个相：Si、SiO2（方石英和磷石英）、Si3N4、Si2N2O。SiO2为硅氧四面体结构，Si3N4为硅氮四面体结构，Si2N2O为略有畸变的SiN3O型四面体结构。通过用氮替换氧，可以实现由SiO2到Si2N2O最终到Si3N4的相变。,然而平衡条件下，在体材料中Si3N4相和SiO2相是不可能共存的，这两个相总是被Si2NO相分隔开。S
9、i2N2O是Si-N-O系统中惟一稳定的热动力学结构。 在T=1400K时Si2N2O-SiO2相的边界，位于10-18atm处。而目前的各种快速热退火设备中的氧分压大于该值。于是在体SiO2中的氮不是热力学稳定的。 但实验上，在SiO2薄膜中是可以引入氮的，其主要原因在于氮原子能够动态地陷在表面附近的反应区内。此时的氮处于非平衡状态，但由非平衡态向平衡态转变的速率很慢，于是一部分氮被陷。,氮氧硅栅介质层的制备,热氮化/退火法主要是指在N2O、NO等气氛中热氧化生长SiO2，或将热氧化生长的SiO2通过在N2O、NO、NH3和N2等气氛中退火引入氮的方法。 化学汽相淀积（CVD）、JVD（Je
10、t Vapor Deposition）、原子层淀积（ALD：Atomic Layer Deposition）及等离子体氮化与低能N离子注入等方法则统称为物理或化学淀积法。,通常采用N2O或NO等热氮化/退火法在SiO2中掺入的氮含量较低，一般在1015N/cm2的量级。而且热氮化法中氮含量的增加随退火温度的升高而增加，一般退火温度需要大于800。 化学汽相淀积（CVD）和JVD等物理或化学淀积法则能形成氮含量较高的SiOxNy薄膜。而且物理或化学淀积法能够在300400的低温下实现氮化。但是低温淀积可能形成非稳态的薄膜，因此，低温淀积后通常会增加一步热退火过程以改善薄膜的质量，降低缺陷和损伤。
11、 由于SiOxNy系统热动力学等方面的复杂性，不同的制备方法的生长机理不同，将产生不同的氮含量、氮分布和不同的与缺陷相关的微结构。,三、高介电常数栅介质,进入到亚0.1 微米尺度范围内时，为保证栅对沟道有很好的控制，如果仍然采用SiO2或氮氧化硅作为栅绝缘介质层，其厚度将小于3nm。 直接隧穿电流随介质层厚度的减小而呈指数性增加，于是栅与沟道间的直接隧穿将变得非常显著，由此带来了栅对沟道控制的减弱和器件功耗的增加。 克服这种限制的有效方法之一是采用高介电常数的新型绝缘介质材料(简称高K材料)。采用高K材料以后，在保证对沟道有相同控制(COX=0OX/tOX)的条件下，栅绝缘介质介电常数的增加将
12、使栅介质层的物理厚度tOX增大，于是栅与沟道间的直接隧穿电流将大大减小。,一、高介电常数栅介质材料的基本要求,除了要求介质材料的介电常数尽可能大外，首先介质材料在Si衬底上必须是热动力学稳定的；为了防止沿晶粒间界的输运，希望栅介质材料在器件制作工艺过程中始终能够保持为非晶态;同时为了降低栅的泄漏电流，栅介质材料的带隙应该尽可能地大；更重要的是希望栅介质材料与Si的导带/价带间的势垒要大(leV)。此外，为了保证MOSFET的性能，还要求减少界面的固定电荷和缺陷态 。,介电常数,采用高介电常数的介质材料后，在保持相同的栅电容的条件下，实际的栅介质层的物理厚度有所增加，相应的隧穿电流便可大大降低。
13、 采用SiO2作为栅介质时，单位面积的栅电容为 采用高介电常数的介质材料，单位面积的栅电容则为,若在采用新材料后仍要保持栅电容不变， 则有 通常在高介电常数栅介质的研究中，常用等效栅氧化层厚度 作为衡量标准，并与高介电常数栅介质的实际物理厚度相区别。EOT定义为：高介电常数栅介质和纯SiO2栅介质达到相同的栅电容时的纯SiO2栅介质的厚度，即栅介质的介电常数越高，在相同的EOT下实际的物理厚度越厚，越有利于降低隧穿电流和提高可靠性。,特征尺寸为70nm的时候，相应的EOT为10.6nm，如果高介电常数栅介质的介电常数为15.6，则对应于10.6nmEOT，高介电常数栅介质的物理厚度为42.4n
14、m。 由上述公式可见，栅介质的介电常数越高，在相同的EOT下实际的物理厚度越厚，越有利于降低隧穿电流和提高可靠性。 表4.2示出了部分栅介质材料的介电常数等特性。一般，介电常数在1220之间的栅介质材料可使亚100nm CMOS的栅介质的实际物理厚度达到3.55.0nm，而要满足亚50nmCMOS的需求则要求栅介质材料的介电常数最好能大于20。,部分栅介质材料的性质,La镧 Y钇 Ta钽 Ti钛 Hf铪 Zr锆,与Si的热稳定性,为了充分利用材料介电常数高的特点，希望在高介电常数栅介质和Si之间没有任何的中间层。 选择高K材料首先必须考虑的是高K材料与Si间的热动力学稳定性。如果高K材料与Si
15、间不是热动力学稳定的，则其金属氧化物在高温下容易出现以下两种反应，形成金属与二氧化硅或金属硅化物与二氧化硅。或 式中MOx代表某种高介电常数材料的金属氧化物。,对大量的金属氧化物尤其是二元金属化物进行了大量的理论和实验研究及分类，结果示于图4.11。 研究表明，1000K时，在Si上许多二元金属氧化物不是热动力学稳定的。 其中已经广泛研究的TiO2和Ta2O5在Si上是不稳定的，硅上的TiO2在高温下容易形成硅化物，而Ta2O5容易形成金属。 若利用这类材料作为栅介质则需要在与硅衬底间和多晶硅栅电极间增加过渡的缓冲层（SiO2），而加入缓冲层难以实现超薄的等效栅氧化层。 碱土金属氧化物（BeO
16、、MgO、CaO、SrO）和IIIB族的金属氧化物（Sc2O3、Y2O3、La2O3）以及ZrO2、HfO2、Al2O3等高温下在硅上可能有好的热动力学稳定性。,Al2O3 、Y2O3、La2O3是受到重视的中等介电常数的介质材料，此外，研究已经证实ZrO2、HfO2、Si在高温下是热稳定的。,带隙和与带边间的势垒高度,栅介质材料的带隙Eg以及栅介质材料的导带与Si导带间的距离（与导带间的势垒高度，）和栅介质材料的价带与Si价带间的距离（与硅的价带间的势垒高度，）是影响栅介质隧穿电流的重要参数。隧穿电流与介质层中载流子的有效质量、势垒高度和势垒厚度密切相关，对于矩形势垒，其隧穿概率为 tox为
17、所隧穿的势垒的厚度 ，b是势垒高度，对于电子的隧穿，它相当于栅介质材料的导带与Si导带间的距离,在常见的介质材料中，随着介电常数的增加，介质材料的带隙下降，而通常介质材料与带边的势垒高度是与带隙成正比的。 一方面需要寻找高介电常数的介质材料，使实际的物理厚度增加；另一方面高的介电常数不可避免地出现带隙减小和随之而来的势垒降低，从而使隧穿电流增大。 隧穿概率与势垒高度的平方根成指数关系，而同时也与垒厚度成指数关系，为此，从降低隧穿电流的角度看，选择较高的介电常数的材料还是有利的。,除了带隙外，与Si带边间的势垒高度决定了热电子发射电流，故介质材料与Si的导带和价带间的势垒高度均应大于1eV. 某
18、些材料中，导带和价带间的势垒是不对称的，通常与导带边的势垒要低一些。如Ta2O5的带隙为4.4eV，但其与Si导带间的势垒仅为0.3eV。电子很容易通过势垒进入Si的导带，形成大的泄漏电流。,界面特性,在栅介质与Si界面之间存在着界面固定电荷和一定的界面缺陷态分布。这不仅会使平带电压偏移、C-V特性畸变，还会使MOSFET和中的表面迁移率退化：为相应偏压下所占据的态密度 一般热氧化SiO2在带隙中央的界面态密度为21010cm-2eV-1，而大多数的高的介电常数介质材料的界面态密度一般是SiO2的界面态密度的一到两个数量级，而且平带电压的偏移300mV。,另一方面，界面态密度在带隙中的分布也是
19、影响器件性能的重要因素。 TiO2-Si中，禁带中央的界面态为31010cm-2，但其随着表面势的变化呈“V”字形变化。随着电势的变化界面态度密度迅速增加，使得在MOSFET的正常工作电压范围内迁移率仍然退化严重。为SiO2-Si界面的一半。,*HfO2高K栅介质制备,实验上制备HfO2高K栅介质有多种途径，本研究运用反应磁控溅射的方法在Si衬底上淀积HfO2介质层。分别采用电阻率为2.0至10cm的n型及 p型Si (100)衬底，其掺杂浓度为21015cm-3至81015cm-3。 制备步骤如下： 1、表面清洗，基片在酒精中超声清洗约5分钟，再经去离子水冲洗，然后氮气烘干，以去除较大的颗粒
20、杂质；2、化学试剂清洁处理，在浓硫酸与双氧水（1：4）溶液中煮1分钟，以去除硅片表面的金属离子和其他杂质；然后用去离子水充分冲冼；,3、去除表面自然氧化层，在稀释的HF溶液（HF：H2O=1:20）中浸泡约20秒钟，用去离子水充分冲洗，并在氮气中烘干； 4、溅射淀积Pt背电极，并进行800快速退火处理，以减小漏电流； 5、250下在Si衬底上溅射淀积HfO2介质层，本底真空度510-5 Pa以上，气氛为高纯Ar2、高纯O2混合气体，通过质量流量计分别调节O2/Ar2流量比。 6、对HfO2介质层800退火5min，以减少缺陷和漏电。7、利用淹膜板淀积Al电极，然后作合金处理以使电极与HfO2形
21、成良好接触以减小漏电流。,采用原子力显微镜(AFM)对制作的HfO2薄膜材料的表面粗糙度进行了观测。 通常表面粗糙度可以通过改变气体的流量比加以改变和优化。 图（a）和(b)分别为O2/Ar流量比为1：5和2：1的表面粗糙度分析结果，其均方根粗糙度分别是0.40nm和1.19nm。由此可以看出薄膜的表面粗糙度随Ar流量比增加而下降。当O2/Ar流量比为1：5，HfO2薄膜表面可达到原子级的平整度。,原子力显微镜拍摄的HfO2表面形貌图像,高的介电常数栅介质MOSFET,对于采用高的介电常数栅介质的亚100nm的MOSFET，已进行了一系列模拟研究，模拟结果表明，使用高的介电常数的栅介质后，在采
22、用等栅电容设计的MOSFET中，随着介电常数的增加，器件性能显著退化。 图4.14示出了模拟得到的MOSFET输出特性随栅介质电常数的变化。由图可见，随着介电常数的增大，MOSFET的关系泄漏电流增加，相应的阈值电压下降，同时亚阈值电压摆幅则有所增大，短沟效应变得严重，而且模拟结果还表明，源-漏的饱和电流也随着介电常数的增大而略有上升。,边缘感应的势垒降低（FIBL）效应,FIBL边缘感应的势垒降低，当栅氧层厚度tOX变得可与沟道长度比拟时，栅氧化层的电容不能简单用平行板电容器的模型，必须考虑边缘效应的影响。由于边缘效应使到达栅极下方沟道区的电力线减少。而一部分电力线从栅极到达源漏扩展区，栅氧
23、化层厚度越大，边缘效应的影响越显著。在FIBL影响下，沟道中电势下降，而源漏扩展区中电势上升导致了MOSFET的关态泄漏电流增加，相应阈电压下降。,高介电常数栅介质MOSFET随栅介质材料的增加而性能出现退化的主要原因是栅电容边缘电场的影响，为描述利用高介电常数栅介质以后出现的MOSFET性能的退化，提出了“边缘感应的势垒降低”（FIBL：Fringing-Induced Barrier Lowing）效应。 如图4.15(a)所示，通常的平行板电容器的两个极板间的距离远远小于极板的宽度，可以近似认为电场主要约束在两个极板之间，而忽略了边缘扩展出极板部分的影响，于是平行板电容器的电容可表示为,
24、随着上下两个极板间的距离的增加和电容器面积的减小，极板对电场的约束能力减弱，边缘扩展出极板的电场无法忽略，需要考虑平行板电容器的边缘电场效应。 图4.15(b)、(c)对比了考虑边缘电场前后的电容值，由图可见，由于边缘电场的影响，实际的总电容有所增加，并且还有一部分电容分布在上下极板之外。 上述平行板电容器的边缘电场效应，可以解释高介电常数栅介质MOSFET所出现的性能退化。,图中对比了SiO2栅介质MOSFET和高介电常数栅介质MOSFET中栅的控制能力和电场的分布情况。,介电常数对MOSFET中电场分布的影响主要是由于随着K的增加，栅氧化层的厚度增加而造成的。对于高介电常数MOSFET，为
25、了保持栅氧化层电容Cox为常数，不随介电常数的变化而变化，则当采用高介电常数栅介质层时的实际物理厚度由确定，随着增加。对于介电常数较低的栅介质（如K20时），和亚100nm的沟道长度相比，仍然较小，栅电容仍可以近似为理想的平板电容而无需考虑边缘效应。但是随着介电常数的增加，逐渐变得和亚100nm的沟道长度可以比拟了（如当沟道长度为70nm，相应时，若，甚至超过沟道长度），于是栅氧化层的电容不能简单使用平板电容器的模型，必须考虑边缘效应的影响。,由于边缘效应的影响使到达栅电极下方沟道区的电力线减少，而有一部分电力线从栅电极到达了源-漏扩展区，栅氧化层厚度越大，边缘效应的影响越显著。于是，在边缘效
26、应的影响下，沟道中的电势下降，而源-漏扩展区中的电势上升，相应的源-漏结区的势垒高度降低，介电常数K越大，栅氧化层便越厚，于是边缘效应带来的变化就越显著，出现了如图4.17所示的对于不同介电常数的栅介质，MOSFET中沿沟道方向的电势分布变化。随着栅介质材料的介电常数的增加，沟道中的电势下降，同时源-漏结上的势垒降低，而源-漏扩展区的电势有所增加，即边缘电场感应的势垒降低。于是导致了MOSFET的关态泄漏电流增加，相应的阈值电压下降，短沟道效应退化和精致阈值摆幅的增大。,另一方面，由于边缘效应的影响，使源-漏扩展区中的电势增加，从而降低了源-漏扩展区的电阻，于是源-漏电流Ids有所增加，饱和电
27、流随着介电常数的增大而略微上升。 通过对高介电常数栅介质的MOSFET的研究与表明，高介电常数栅介质材料的研究并非只是新型栅介质材料的筛选，MOSFET使用高介电常数栅介质以后也并不只是简单地增加栅介质层的厚度和介电常数。而且采用传统的体硅结构，由于边缘效应的影响介电常数很高的绝缘材料（如K=200）不适合于替代SiO2作为MOSFET的栅介质层。并且，对于高介电常数栅介质MOSFET的特性和结构需要仔细的分析和优化设计。,下图所示为不同 K值栅介质MOSFET的阈值电压和亚阈值斜率随沟长L的变化。,图4-6 不同介电常数时阈值电压(a)和亚阈值斜率(b)与沟道长度的关系,沟道长度较长时阈值电
28、压和亚阈值斜率几乎不随K值和沟长L的变化而变化。 随着L的减少，阈值电压下降，亚阈值斜率上升。 对于K小于或等于20的情况，阈值电压Vth、和亚阈值斜率S对沟长变化不十分敏感；而当K=100时，阈值电压、亚阈值斜率随L减小漂移显著增加，这样使器件的开关特性和抗噪声性能变差。当介电常数增加时，为了保持EOT不变，其物理厚度增大，栅介质厚度增加，边缘场集中效应加强，短沟道效应变得显著，从而引起阈值电压下降和亚阈值斜率上升。,不同EOT时阈值电压和亚阈值斜率与沟道长度的关系及不同K值下Idsat/Ioff与Vg的模拟结果,不同EOT时，短沟道效应的表征阈值电压下降和亚阈值斜率增加的程度不一样。 EO
29、T较薄(1 nm)时，Vth和S随K增加较为缓慢；EOT较大(1. 5 nm)时，Vth和S随K的增加较为迅速。 事实上EOT减小，使得边缘场引起的势垒下降效应 （FIBL）减弱，从而短沟道效应减小，从图中发现，在K小于50时Vth和S的变化均小于10%。 因此，从上面的分析可知为了减少短沟道效应的影响，K值应选择小于50。 Idsat为一定栅压下漏极饱和电流，Ioff为零栅压下栅极断态电流，Idsat/Ioff即为器件的通断比，是评估器件电流驱动能力和栅极断态特性的重要参数。,当K50时，Idsat/Ioff随Vg增加而增加，且随K值增加，其增加趋势变缓； 当K=50时，Idsat/Ioff
30、随Vg增加而减小，这是由高的K值下边缘场集中效应和界面势垒降低效应所引起。 可以推知，随K值进一步增加，Idsat/Ioff随Vg下降将更快，将严重影响器件的电流驱动能力。因此，作为深亚微米MOSFET的超薄栅介质，其K值不应大于50。,HfO2栅介质MOSFET工艺制作流程,HfO2栅介质薄膜不同于SiO2，其工艺制作上与常规CMOS 工艺有差异。然而，最重要的是，在现有的CMOS工艺线上制作HfO2栅介质MOSFET，则必然会对工艺线产生污染，由于HfO2介质薄膜与SiO2在刻蚀技术上的差异，HfO2栅介质MOS器件的研制存在一定的困难。 剥离工艺制作流程 为克服HfO2介质薄膜刻蚀困难的
31、特点，可以利用SiO2和 Si3N4腐蚀速率的差异来剥离HfO2介质薄膜，制作HfO2栅MOS器件的工艺步骤,(1) 氧化, 光刻1接衬底区, 硼扩。 (2) 氧化, 光刻2漏源区, 磷扩(或注入), 去表面全部SiO2 层。 (3) 热生长400埃SiO2, LPCVD 1000埃 Si3N4层, 光刻3漏源接触区。 (4) LPCVD 6000埃SiO2层, 光刻4, 保留漏源接触区上SiO2层。 (5) 光刻5, 刻蚀出栅氧区。 (6) 生长400埃 HfO2层, 退火, 光刻6, 保留出栅氧区上光刻胶。 (7) 湿法腐蚀SiO2层的同时去掉SiO2层上HfO2层, 刻蚀出引线孔。 (8
32、) 蒸铝, 反刻7, 做出引线。,直接腐蚀HfO2制作流程,采用普通等离子刻蚀技术腐蚀HfO2层，制作HfO2栅MOS器件具有工艺简便，与CMOS工艺兼容的优点，其工艺步骤见图，流程如下： (1) 氧化, 光刻1接衬底区, 硼扩。 (2) 氧化, 光刻2漏源区, 磷扩(或注入), 去表面全部SiO2 层. 热生长5000埃SiO2, 光刻3漏源接触区. 衬底区。 (3) 热生长3000埃SiO2层, 光刻4, 刻蚀出栅氧区。 (4) 生长400埃 HfO2层, 退火, 湿法腐蚀(或干法腐蚀RIE)HfO2层.SiO2层, 刻蚀出引线。 (5) 蒸铝, 反刻5, 做出引线。,高K栅介质MOSFE
33、T侧墙设计,可见，采用SiO2侧墙材料结构，可以大大降低FIBL效应。其沟道电势分布见下图高K侧墙材料的电势 SiO2侧墙材料的电势,下左图示出不同侧墙材料的Idsat和Ioff与栅介质材料介电常数的关系。 下右图示出不同侧墙材料的阈值电压和亚阈值斜率与栅介质材料介电常数的关系。,图取自ELECTRONICS LETTERS, 1998 Vol. 34 ,No. 11,p1150. 可见，采用不同材料和结构，可以降低FIBL效应。,由此可见，在高K栅介质MOSFET中，侧墙采用SiO2、栅介质采用高介电常数材料，可以克服FIBL效应。 然而，在高K栅介质MOSFET中，侧墙与栅介质采用不同介电
34、常数介质，介电常数不连续可以产生很高的电场，可能会导致介 质击穿、存储器数据擦除等现象。,35nm nMOS器件结构尺寸如上图所示。 采用n+多晶硅栅，掺杂11021cm-3, junction depth=7nm, overlap length=4nm, 衬底表面掺杂11017cm-3 ,5nm处掺杂21018cm-3。 VS=VSUB=0,VG=VD=0.6V。 右图为=0， VG=0.6V， VD=0和 VD=0.6V时栅介质 顶部电场强度分布。,下图为不同结构栅边界（X=0）处的电场强度。表示栅介质与栅电极尺寸的差。 可以看出，在=0时， X=0处的电场强度最小。 介电常数9.75的高
35、K介质比19.5的介质引起的电场大。而Al2O3 的介电常数9.4,击穿电场4-5MV/cm。可见Al2O3 不适合制作高K栅介质。,下图从击穿电场角度，给出的一种可能的高K栅MOSFET结构,HfO2介质漏电流测试与电流发射机理,HfO2介质漏电流测试实验中，使用HP4156B半导体参数分析仪、手动探针台。MIS结构的面积100m50m,HfO2介质漏电流测试实验系统图,故计算出在正偏压，即衬底注入时1.5V的漏电流仅为6.0810-4cm-2，而在负偏压，即栅注入1.5V的漏电流仅为2.610-3cm-2。,HfO2介质漏电流测试结果,该HfO2介质薄膜在正负偏压达到10V时，仍未击穿，完
36、全可以满足纳米器件的击穿电压要求。,介质泄漏电流发射机制有很多种，分别表现出不同的电场和温度依存关系。常见的电流输运机制有Fowler-Nordheim隧穿、直接隧穿、Frenkel-Poole 发射.Schottky发射等 。 此外，空间电荷限制电流、离子输运电流和欧姆输运电流在一些条件下也会成为产生泄漏电流的主要因素。 将每种电流机制的电流一电压关系经过处理变换成线性关系式，然后将实际测得的电流电压按这些关系式进行线性拟合。根据其结果是否满足线性关系来判断引起栅介质泄漏电流的主要输运机制。,从几种常见的绝缘层泄漏电流输运机制研究发现。HfO2栅介质中泄漏电流的电流-电压关系与直接隧穿、欧姆
37、输运电流和空间电荷限制电流等电流机制并不符合。 直接隧穿电流与氧化层厚度有密切的关系，对于二氧化硅介质，厚度小于2nm时直接隧穿现象较为明显。而本研究得出的实验样品等效氧化层厚度为2.12nm， 由于HfO2的介电常数比SiO2大8倍以上，因而HfO2的的实际物理厚度更大，因此直接隧穿不是HfO2:姗介质的泄漏电流的主要机制。,F-N隧穿电流的最大特点是随氧化层中的电场强度EOX指数增大。F-N隧穿电流密度可表示为：其中，EOX是氧化层中的电场强度。如果泄漏电流的主要输运机制是F-N隧穿，则其电流-电压关系应该满足1n(I/V2)正比于-1/V。 而实际结果示无论是栅注入还是衬底注人情况下1n
38、(I/V2)与-1/V之间并不满足正比例关系，因此F-N隧穿电流无论在栅注人或衬底注人情况下都不是HfO2介质电流的主要输运机制。 Frenkel-Poole发射的电流公式为：,式中 表示陷阱的势阱深度 可以知道，如果泄漏电流是Frenkel-Poole发射电流，那么ln(I/V)与V-1/2应该成正比关系。由此，根据漏电流测试结果，作出验证Frenkel-Poole发射电流验证关系图(图中呈现的波动性同样源于未屏蔽的探针台及导线所产生的测试噪声 ),结果表明，衬底注入下（正向偏压）的ln(I/V)与V/1/2的正比关系不是很明显，相反，栅注入下（负向偏压）的ln(I/V)与V1/2的关系却非
39、常明显。这表明了，Frenkel-Poole发射机制主要出现于栅注入条件下。 而Schottky发射电流的公式为 其中A为等效理查德松常数， 为电子发生Schottky发射所要翻越的金属-绝缘层或者绝缘层-半导体之间的势垒高度。 Schottky发射随温度的升高和场强的增大而增强，温度对泄漏电流的影响相对更为明显。,可见,如果泄漏电流是Schottky发射电流，ln(I)与V1/2的关系应该成正比关系。根据漏电流测试结果，对应地作出验证Schottky发射电流验证关系图,结果表明，无论是衬底注入下（正向偏压）还是栅注入下（负向偏压），ln(I/V)与V1/2的关系却非常明显。这表明了，Scho
40、ttky发射机制在两种注入条件下均存在。 研究结果表明在电子栅注人(负栅压)情形下，电流-电压关系与Frenkel-Poole发射和Schottky发射都基本符合，因此负偏压下的栅泄偏电流是这两种电流机制共同作用的结果。 这也说明了在硅与HfO2栅介质的界面存在较高的界面态密度，才会使得Frenkel-Poole发射机制成为导致栅泄漏电流的机制之一。 在衬底注入（正栅压）下，Frenkel-Poole发射机制却不明显，表明Al电极与HfO2栅介质之间的界面缺陷密度较小。也就是说，该MIS结构的界面缺陷主要分布于硅与HfO2栅介质的界面。,高K栅介质研究进展,最近两年来作为栅介质材料研究得最多的
41、是HfO2和ZrO2。同时Hf和Zr的硅化物以及一些铝酸盐材料也是高介电常数栅介质材料的研究热点。 利用热氧化已经制成了EOT=9.6，实际物理厚度为21的Al2O3栅介质薄膜，其界面态密度为 ，薄膜中存在负的固定电荷，平带电压的偏移为。利用该栅介质制成的MOS管具有好的晶体管特性，尤其是应力感应的泄漏电流效应（SILC）很低。,* S ILC 是指在介质层上施加一定时间的电场应力后引起的泄漏电流效应。通常, S ILC 效应与介质膜中或界面处产生新的陷阱相关。下图HfO2样品施加- 4V 的恒压应力后, 可以很清晰地看到S ILC 效应。,利用ALCVD的Al2O3作为栅介质层制备了沟长80
42、nm的MOSFET，其EOT=13埃，采用多晶硅栅电极，在后续的快速热退火杂质激活工艺的温度大于1000的情况下，栅电流J10-1A/cm2(在Vbias=Vfb+1V)时，比相同EOT的SiO2栅介质时的栅电流降低了两个数量级。 但是由于界面态密度较高，在等效电场为1MV/cm的条件下采用Al2O3作为栅介质的MOSFET的迁移率只是二氧化硅栅介质MOSFET的一半。 实验表明Al2O3中的固定电荷量还与介质膜的厚度有关，固定电荷随着介质膜的减薄而增加。 杂质激活动退火过程中，ALCVD的Al2O3无法阻硼的扩散，而且磷在其中也有显著的扩散，并会引入负的固定电荷。,利用分子束外延（MBE）获
43、得了EOT=1015的Y2O3介质薄膜，介电常数约为12。其泄漏电流为10-610-3A/cm2，通常的界面态密度为Dit1012cm-2eV-1。 利用La2O3栅介质制成的长沟MOSFET性能良好，亚阈值电压摆幅为74mV/dec，高场（1MV/cm）下的迁移率大于300cm2/Vs，平带电压的偏移为+700mV。但是La2O3吸潮，限制了La2O3作为栅介质在微电子技术中的应用 。 Camplebll等首先报道了利用TiO2作为栅介质，利用Pt作为栅电极的长沟MOSFET，其亚阈值电压摆幅在8391mV/dec.，但迁移率只有160cm2/Vs。,铪系高K栅介质研究进展,HfO2在Si上
44、是热动力学稳定的。符合栅介质材料的要求，被认为是很有希望替代SiO2的高介电常数介质材料，成为近两年来高介电常数栅介质材料研究的重点。 由于在热处理过程中，氧很容易通过HfO2扩散到HfO2和硅的界面与硅反应，所以HfO2栅极介质层MOSFET的HfO2和硅衬底之间往往有一层二氧化 硅。研究表明，界面层的厚度达到0.5nm，而二氧化硅的存在会大大降低栅介质层的EOT。,由于生成的界面氧化层很薄，很容易产生大的漏电流，从而破坏高介电常数层。在700左右热处理后，HfO2膜由原来的非晶转变成多晶，器件的漏电流增加，膜的均匀性也变差了。HfO2膜的形态和器件的性能关系还有待于进一步研究。 氮被普遍认
45、为可以有效地减少界面态，抑制杂质扩散。Toshiba公司的研究了HfSiON栅介质层的MOSFET的特性。他们用不同的方法实现了氮的引入。结果表明，用等离子方法引入氮能够得到更小的EOT、漏电流、更高的载流子迁移率，同时又能保证好的热稳定性和对硼扩散的抑制能力。界面态密度和固定电荷密度随着介质层介电常数的升高而减小，亦随着EOT的增大而减小。,实际界面层的特性对器件的性能有很大的影响，所以，界面就专门被提出来进行研究。既然界面难以避免，所以研究者就考虑特意引入特定的界面层，来避免或者减少界面态，从而得到所谓的 堆垛结构。如前所述，氮被认为可以减少界面态和抑制杂质扩散。所以，在已有的研究中，很多
46、研 究者在堆垛层中引入了氮。 也可以在高介电常数层和硅衬底之间引入二氧化硅层，因为二氧化硅和硅的界面结合得非常好，界面态相当低，加上氧化层有一定厚度，隧道电流也不容易发生。但是二氧化硅的厚度不能太大，否则就会大大增加整体介质 层的等效厚度。,对HfO2/SiO2，ZrO2/SiO2，Si3N4/SiO2堆垛结构的研究认为，应该在等效介质层厚度和漏电流之间寻求平衡。 由于高介电常数层和二氧化硅之间的过渡层复杂的效应（比如影响载流子迁移率等），提高介质层的介电常数在短期内是可行的。氮的引入在一定程度上可以降低表明态密度和抑制杂质扩散，但是如果浓度控制不当，可能会带来一些负面影响，比如载流子迁移率降
47、低等。,H.Y.Yu等人研究了HfN/HfO2栅介质层结构 的MOSFET的热稳定性。他们制备的堆垛结构的等效厚度小1nm。测试结果表明，该结构具有很好的 抗杂质扩散性能以及很小的漏电流。而且在1000高温热处理后，器件的性能还是没有裂化。这说明，用这个堆垛结构的器件具有很好的电学性能和热稳定性。 L.-A.Ragnarsson等人ALCVD的方法在SiON生长了HfO2层，形成了HfO2/SiON的堆垛结构。他 们研究了HfO2厚度与平带电压和阈值电压偏移量的关系，发现在沉积了一层HfO2后，器件的阈值电压和纯SiON的器件相比偏移了0.25V（相同的等效厚度下），同时迁移率也有很大幅度的降
48、低，他们把这归结于栅极和HfO2界面处固定电荷的Columbic散射。,展望和存在的问题,高介电常数栅介质以替代二氧化硅已经成为国际上的又一个研究热点，各国的研究者已经对其进行了深入的研究，取得了很多的成果，但是还有很多问题有待于解决和进一步地研究。 （1）在引入高介电常数栅介质后，载流子的迁移率有较大幅度的下降。 （2）高介电常数介质中以及于硅衬底的界面处往往存在着固定电荷，这将会使平带电压和阈值电压发生偏移。虽然，通过引入氮的方法可以减少固定电荷，但是同时也有可能使载流子的迁移率降低。,（3）杂质的扩散问题。在超薄氧化膜中也同样存在这个问题。栅极中的杂质由于浓度梯度会扩散到高介电质或者衬底
49、中，从而影响平带电压和阈值电压。 （4）在高介质和硅衬底（或者二氧化硅）以及栅极之间往往存在一个过渡层，这个过渡层对器件的性能有很大的影响。,Optimization of the Nonoverlap Length,Schematics of the channel region and SDE of the simulated MOS device. Note the nonoverlap between gate contact and SDEs. LG and Lno mark the gate and nonoverlap length, respectively.,Conduction-band energy (circles for Vg = -0.2 V, squares for Vg =1.3 V) Electron quasi-Fermi level (dashes for Vg = -0.2 V, dot-dashes for Vg = 1.3 V) The vertical lines mark the edges of the gate contact.,
