1、2019/1/10,半导体 集成电路,第9章 动态逻辑电路,2019/1/10,基本电路的工作原理动态逻辑电路的优缺点 动态逻辑电路中存在的问题及解决方法多米诺逻辑,内容提要,2019/1/10,CMOS静态逻辑电路,p,n,A,O,逻辑门的设计,O,A,B,A,A,A,B,B,B,输入信号加在栅极上，而输出电压从漏极输出输出为低电平逻辑时，NMOS网 工作输出为高电平逻辑时，PMOS 网工作,O,p,A,n,p,B,n,优点：低功耗 缺点：随着逻辑的复杂性增加，晶体管成倍增加,知识点复习-1,2019/1/10,逻辑门的设计,传输门逻辑电路,输入信号可以从栅极、源极、漏极输入使用传输门构成传
2、输门逻辑,知识点复习-2,特点：需要的晶体管数目少,2019/1/10,动态逻辑,动态逻辑电路,逻辑部分由输出低电平的NMOS网组成 输出信号与电源之间插入了栅控制极为时钟信号的PMOS, NMOS网与地之间插入了栅控制极为时钟信号的NMOS,f,f,NMOS 电路网,OUT,预充管,求值管,逻辑部分,2019/1/10,一、动态逻辑电路的工作原理,晶体管的栅极电容存储效应,2019/1/10,一、动态逻辑电路的工作原理,动态逻辑电路,2019/1/10,1. 时钟脉冲为低电平时：,OUT = VDD,一、动态逻辑电路的工作原理,P1管导通，N1管截止,2019/1/10,2. 时钟脉冲为高电
3、平时：,OUT =所定逻辑,一、动态逻辑电路的工作原理,P1管截止，N1管导通,2019/1/10,一、动态逻辑电路的工作原理,举例1：2输入或非门,f,A,B,OUT,OUT,A,B,2019/1/10,一、动态逻辑电路的工作原理,举例2：2输入与非门,f,A,B,OUT,OUT,A,B,2019/1/10,一、动态逻辑电路的工作原理,举例3：2输入与非门,f,A,B,OUT,OUT,A,B,2019/1/10,二、动态逻辑电路的优点,动态逻辑电路,静态逻辑电路,2NAND,2NOR,优点输入电容减半.只使用开关速度比较高速的NMOS只要输入电压高于阈值电压，电路开始工作,与静态逻辑电路相比
4、， 动作速度快2-3倍，通常 应用于高速电路,A,B,2019/1/10,动态四输入与非门,2019/1/10,1.输出信号一旦错误的放电一次，便不能输出高电平。 2.噪声耐性、漏电流耐性较低。 3.有时间制约。低电平输入只有在“precharge”区间内输入才有效，在“evaluate” 区间内，输入信号只能从低电平高电平变化。,不改进，不能直接使用,三、动态逻辑电路的缺点,f,A,B,OUT,OUT,A,B,2019/1/10,四、动态逻辑电路存在的问题-1:电荷泄漏,CLK,CLK,Out,A=0,Mp,Me,对最小工作频率有要求,为KHz,Leakage sources,CLK,VOu
5、t,Precharge,Evaluate,1,2,3,4,2019/1/10,泄漏电荷的影响,Out,2019/1/10,电荷泄漏的解决方法,CLK,CLK,Me,Mp,A,B,!Out,Mkp,Keeper,增加电荷保持电路,2019/1/10,四、动态逻辑电路存在的问题-2:电荷分配,问题：2输入NAND的输入信号(A,B)从(“L”,”H”)(“H”,”L”)变化时，输出应保持高电平不变, A=“L” B=“H”, 信号“B”控制的nMOS管导通，D点电位变为零。, 假设在电路的预充电阶段， D点的电位保持为零。, 设在评估阶段，A=“H” B=“L”, 电荷被Cc， Ca分配，C点的电
6、位下降。,CLK,A,B,C,2019/1/10,解决方法:对中间节点也进行预充电,CLK,CLK,Me,Mp,A,B,Out,Mkp,CLK,2019/1/10,CLK,CLK,B,A,Out,Mp,Me,四、动态逻辑电路存在的问题-3:时钟馈通,2019/1/10,时钟馈通,CLK,CLK,In1,In2,In3,In4,Out,In & CLK,Out,Time, ns,Voltage,时钟馈通 Clock feedthrough,Clock feedthrough,2019/1/10,动态逻辑门的级联问题,CLK,CLK,Out1,In,Mp,Me,Mp,Me,CLK,CLK,Out2
7、,V,t,在评估阶段，只允许有 0 1的跳变!,2019/1/10,多米诺逻辑,In1,In2,PDN,In3,Me,Mp,CLK,CLK,Out1,In4,PDN,In5,Me,Mp,CLK,CLK,Out2,Mkp,1 1 1 0,0 0 0 1,2019/1/10,为什么称做多米诺?,In1,CLK,CLK,跳变象多米诺骨牌!,2019/1/10,np-CMOS (Zipper),In1,In2,PDN,In3,Me,Mp,CLK,CLK,Out1,In4,PUN,In5,Me,Mp,!CLK,!CLK,Out2 (to PDN),1 1 1 0,0 0 0 1,在评估阶段： 对PDN网
8、只允许有 0 1 跳变 对 PUN网只允许 有 1 0 跳变,to other PDNs,to other PUNs,2019/1/10,如何选择逻辑方式,设计的简易程度，鲁棒性，面积，速度，功耗,动态逻辑电路对实现快速、小的复合门方面具有优势，但具有电荷泄漏、电荷分配等效应，设计时需考虑。,静态互补CMOS组合逻辑电路具有好的噪声容限，完善的自动化设计工具，因此是最好的通用型逻辑设计方式。但对于大扇入的复合逻辑门会导致面积和性能的退化。,传输门逻辑在一些如：多路选择器，以异或门为主的逻辑（如加法器）等特定的电路中具有明显的优势。,2019/1/10,作业：,请分析下列电路的工作原理，画出输出端OUT的波形。,f,A,B,C,
