7时序逻辑电路.ppt

1、概 述,第 7 章 时序逻辑电路,寄存器和移位寄存器,计数器,时序逻辑电路的分析方法,本章小结,同步时序逻辑电路的设计,7.1 概 述,时序逻辑电路的特点,任何时刻的输出不仅取决于该时刻的输入信号，而且与电路原有的状态有关。,逻辑功能特点：,电路结构特点：,由存储电路和组合逻辑电路组成。,时序逻辑电路的类型,所有触发器的时钟端连在一起。所有触发器在同一个时钟脉冲 CP 控制下同步工作。,时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发。因此，触发器不在同一时钟作用下同步工作。,主要要求：,掌握同步时序逻辑电路的分析方法，了解异 步时序逻辑电路的分析方法。,理解时钟方程、驱动方程、

2、输出方程、状态 方程、状态转换真值表、状态转换图和时序 图等概念及求取方法。,7.2 时序逻辑电路的分析方法,将驱动方程代入相应触发器的特性方程中所得到的方程,一、同步时序逻辑电路的分析方法,基本步骤：,1. 根据给定的电路，写出它的输出方程和驱动方程，并求 状态方程。,时序电路的输出逻辑表达式。,各触发器输入信号的逻辑表达式。,2. 列状态转换真值表。,简称状态转换表，是反映电路状态转换的规律与条件的表格。,方法：将电路现态的各种取值代入状态方程和输出方程进行计算，求出相应的次态和输出，从而列出状态转换表。如现态起始值已给定，则从给定值开始计算。如没有给定，则可设定一个现态起始值依次进行计算

3、。,3. 分析逻辑功能。,根据状态转换真值表来说明电路逻辑功能。,4. 画状态转换图和时序图。,用圆圈及其内的标注表示电路的所有稳态，用箭头表示状态转换的方向，箭头旁的标注表示状态转换的条件，从而得到的状态转换示意图。,在时钟脉冲 CP作用下，各触发器状态变化的波形图。,例 试分析图示电路的逻辑功能，并画出状态转换图 和时序图。,解：这是时钟 CP 下降沿触发的同步时序电路，,分析时不必考虑时钟信号。,分析如下：,分析举例,Q2n,Y = Q2n Q0n,J2 = Q1n Q0n ，,K2 = Q0n,1. 写方程式,(1) 输出方程,(2) 驱动方程,Q0n,代入 J2 = Q1n Q0n

4、，K2 = Q0n,(3) 状态方程,代入 J0 = K0 = 1,2. 列状态转换真值表,设电路初始状态为 Q2 Q1 Q0 = 000，则,0,将现态代入输出方程求 Y Y = Q2n Q0n = 0 0= 0,2. 列状态转换真值表,设电路初始状态为Q2 Q1 Q0 = 000，则,将新状态作现态，再计算下一个次态。,Y,输出,次 态,现 态,0,0,Y = Q2n Q0n = 0 1= 0,可见：电路在输入第 6 个脉冲 CP 时返回原来状态，同时在 Y 端输出一个进位脉冲下降沿。以后再输入脉冲，将重复上述过程。,该电路能对 CP 脉冲 进行六进制计数，并在 Y 端输出脉冲下降沿作为进

5、位输出信号。故为六进制计数器。,依次类推,2. 列状态转换真值表,设电路初始状态为Q2 Q1 Q0 = 000，则,3. 逻辑功能说明,Y,输出,次 态,现 态,0,0,一直计算到状态进入循环为止,CP 脉冲也常称为计数脉冲。,圆圈内表示 Q2 Q1 Q0 的状态；箭头表示电路状态转换的方向；箭头上方的“ x / y ”中，x 表示转换所需的输入变量取值，y 表示现态下的输出值。本例中没有输入变量，故 x 处空白。,4. 画状态转换图和时序图,000,001,010,/ 0,/ 0,4. 画状态转换图和时序图,000,001,010,011,100,101,/ 0,/ 0,/ 0,/ 0,/

6、0,/ 1,必须画出一个计数周期的波形。,二、异步时序逻辑电路的分析方法,异步与同步时序电路的根本区别在于前者 不受同一时钟控制，而后者受同一时钟控制。 因此，分析异步时序电路时需写出时钟方程， 并特别注意各触发器的时钟条件何时满足。,分析举例,例 试分析图示电路的逻辑功能，并画出状态转换图 和时序图。,这是异步时序逻辑电路。分析如下：,解：,FF1 受 Q0 下降沿触发,FF0 和 FF2 受 CP 下降沿触发,Y = Q2n,J2 = Q1n Q0n ，K2 = 1,J1 = K1 = 1,Q1n,Q0n,1. 写方程式,(1) 时钟方程,(3) 驱动方程,(2) 输出方程,(4) 状态方

7、程,Y = Q2n,J2 = Q1n Q0n ，K2 = 1,J1 = K1 = 1,代入 J1 = K1 = 1,代入 J2 = Q1n Q0n K2 = 1,2. 列状态转换真值表,设初始状态为Q2 Q1 Q0 = 000,0,1,0,0,表示现态条件下能满足的时钟条件,Y = Q2n = 0,0,1,CP0 = CP，FF0 满足时钟触发条件。,CP1 = Q0 为上升沿，FF1 不满足时钟触发条件，其状态保持不变。,CP2= CP，FF2 满足时钟触发条件。,0,0,1,0,1,0,将新状态“000”作为现态，再计算下一个次态。,CP1 = Q0 为下降沿，FF1 满足时钟触发条件。,

8、Y = Q2n = 0,依次类推,电路构成异步五进制计数器，并由 Y 输出进位脉冲信号的下降沿。,3. 逻辑功能说明,0,0,1,0,一直计算到电路状态进入循环为止。,4. 画状态转换图和时序图,必须画出一个计数周期的波形。,可见，当计数至第 5 个计数脉冲 CP 时， 电路状态进入循环，Y 输出进位脉冲下降沿。,主要要求：,理解计数器的分类，理解计数器的计数规律。,理解常用集成二进制和十进制计数器的功能 及其应用。,7.3 计数器,掌握二进制计数器的组成和工作原理。,掌握利用集成计数器构成 N 进制计数器 的方法。,一、计数器的作用与分类,计数器(Counter)用于计算输入脉冲个数，还常用

9、于分频、定时等。,计数器分类如下：,按时钟控制方式不同分,同步计数器比异步计数器的速度快得多。,按计数增减分,对计数脉冲作递增计数的电路。,对计数脉冲作递减计数的电路。,在加 / 减控制信号作用下，可递增也可递减计数的电路。,按计数进制分,按二进制数运算规律进行计数的电路,按十进制数运算规律进行计数的电路,二进制和十进制以外的计数器,计数器的计数规律,8,7,6,5,4,3,2,1,0,二进制加法计数器 计数规律举例,二进制减法计数器 计数规律举例,“000 1”不够减，需向相邻高位借“1”， 借“1”后作运算“1000 1 = 111”。,按此则返回 P23,8421 码十进制加法计数器计数

10、规律,按此则返回 P23,计数的最大数目称为计数器的“模”，用 M 表示。 模也称为计数长度或计数容量。,N 进制 计数器计数规律举例,具有 5 个独立的状态，计满 5 个计数脉冲后，电路状态自动进入循环。故为五进制计数器。,五进制计数器也称模 5 计数器；十进制计数器则为模 10 计数器；3 位二进制计数器为模 8 计数器。,n 个触发器有 2n 种输出，最多可实现模 2n 计数。,二、异步计数器,(一) 异步二进制计数器,1. 电路构成与工作原理,动画演示,JK 触发器构成的异步二进制加法计数器,0001,0010,异步二进制计数器工作原理,1111,0000,输入第“1”个计数脉冲时，计

11、数器输出为“0001”；输入第“2”个计数脉冲时，计数器输出为“0010”。,输入第“15”个脉冲时，输出“1111”，当输入第“16”个脉冲时，输出返回初态“0000”，且 Q3 端输出进位信号下降沿。因此，该电路构成 4 位二进制加法计数器。,依次输入脉冲时，计数状态按 4 位二进制数递增规律变化。, 工作原理, 4 位二进制加法计数器态序表,用 D 触发器可构成异步二进制计数器吗？如何连接？, D 触发器构成的异步二进制加法计数器,其工作原理与前述 JK 触发器所构成的二进制计数器的相同。,与 JK 触发器一样，D 触发器也被接成计数触发器。,下面总结一下用不同种类触发器构成异步二进制计

12、数器的方法。,异步二进制计数器的构成方法,2. 异步二进制计数器的构成方法,将触发器接成计数触发器，然后级联，将计数脉冲 CP 从最低位时钟端输入，其他各位时钟端接法如下表：,计数器为什么能用作分频器？ 怎么用？,模 M 计数器也是一个 M 分频器， M 分频 器的输出信号即为计数器最高位的输出信号。,4 位二进制加法计数器工作波形,3. 计数器用作分频器,异步十进制计数器与异步二进制计数器的计数规律有何不同？它们的构成方法有何不同？,1. 十进制计数器与 4 位二进制计数器的比较,8421BCD 码十进制计数器的设计思想：,在 4 位二进制计数器基础上引入反馈，强迫 电路在计至状态 1001

13、 后就能返回初始状态 0000， 从而利用状态 0000 1001 实现十进制计数。,(二) 异步十进制计数器,链接,请按此处跳过刚才已看内容,返回,CT74LS290,2. 集成异步二 - 五 - 十进制计数器 CT74LS290,(1) CT74LS290 基本结构与逻辑功能示意图,异步置 0 端 (结构图中未画出),异步置 9 端,五进制计数器的输出端，从高位到低位依次为Q3、Q2、Q1。, 异步置 0 功能：当 R0 = R0A R0B = 1、S9 = S9A S9B = 0 时，计数器异步置 0 。,(2) CT74LS290 的功能, 异步置 9 功能：当 S9 = S9A S9

14、B = 1、R0 = R0A R0B = 0 时，计数器异步置 9 。, 计数功能：当 R0A R0B = 0 且 S9A S9B = 0 时，在 时钟下降沿进行计数。,(3) CT74LS290 的基本应用,从高位到低位依次为 Q3、Q2、Q1、 Q0,构成 8421BCD 码异步十进制计数器,由上述工作波形可见，该电路构成 8421BCD 码加法计数器。,要画满一个计数周期！,设计数器初态为 0000。,Q0 为 模 2 计数器输出端，因此来一个 CP 翻转一次。,Q3 Q2 Q1 为对 Q0 进行五进制计数的输出端。,如何构成 N 进制计数器呢？,( 三 ) 利用异步置 0 功能获得 N

15、 进制计数器,(三) 利用异步置 0 功能获得 N 进制计数器,利用置 0 功能获得 N 进制计数器的关键是： 弄清什么时候要加置 0 信号。,若将输入第 N 个计数脉冲时计数器状态用 SN 表示，则本例中当 S6= 0110 时应加置 0信号。,请按此处跳过刚才已看内容,用 CT74LS290 构成六进制计数器解题思路,首先构成 8421 码十进制计数器，其态序表为,使计数至“6”时自动返回“0000”态，即可实现六进制计数器。下面进行演示：,返回,R0 = Q2 Q1,(3) 画连线图,计数输入,使R0 = R0A R0B = Q2 Q1,读数的高低位依次为 Q3 Q2 Q1 Q0,置 9

16、 端 S9A 、S9B 不用，应接地。,例 试用 CT74LS290 构成六进制计数器。,(1) 写出 S6 的二进制代码为 S6 = 0110,解：,(2) 写出反馈置 0 函数表达式,应根据 S6 = 0110 和 74LS290 的异步置 0 功能写出： 由于 R0 = R0A R0B 高电平有效，因此，令 R0 = R0A R0B = Q2 Q1。,利用异步置 0 功能获得 N 进制计数器的方法：,写出加反馈置 0 信号时所对应的计数器状态，即写出 SN 对应的二进制代码。,写出反馈置 0 函数，即根据 SN 和置 0 端的有效电平写置 0 输入信号的表达式。,3. 画连线图：注意反馈

17、置 0 函数的连线方法。,例 试用 CT74LS290 构成七进制计数器。,解：,(3)画连线图,同步与异步计数器的根本区别是时钟控制方式不同，导致电路构成也不同。,同步计数器与异步计数器有何不同？,1. 同步与异步二进制加法计数器比较,(一) 同步二进制计数器,三、同步计数器,同步计数器为什么要那样构成呢？通过分析同步二进制加法计数规律就可明白。,因此，应将触发器接成 T 触发器；并接成 T0 = 1， T1 = Q0n ， T2 = Q1n Q0n ， T3 = Q2n Q1n Q0n 。即：最低位触发器 T 输入为 1，其他触发器 T 输入为其低位输出的“与”信号。这样，各触发器当其低位

18、输出信号均为 1 时，来一个时钟就翻转一次，否则状态不变。,根据态序表分析同步二进制加法计数规律,Q0来一个时钟就翻转一次。,同步二进制加法计数器,2. 同步二进制加法计数器电路与工作原理,同步二进制减法计数器,3. 同步二进制减法计数器,CT74LS161和CT74LS163,4. 集成同步二进制计数器 CT74LS161 和 CT74LS163,实 物 图 片,CT74LS161的功能表,CT74LS161 与 CT74LS163 的差别是：“161”为异步置 0，“163”为同步置 0 。其他功能及管脚完全相同。,为什么？请看举例说明。,用同步和异步置 0 功能构成 N进制计数器的方法一

19、样吗？,(二) 利用同步置 0 功能构成 N 进制计数器,同步和异步置 0 功能构成 N 进制计数器的方法比较,例 试利用 CT74LS161 和 CT74LS163 的置 0 功能 构成六进制计数器。,“161”为异步置 0，即只要置 0 端出现有效电平，计数器立刻置零。因此，应在输入第 6 个 CP 脉冲 后，用 S6 = 0110 作为控制信号去控制电路，产生置零信号加到异步置 0 端，使计数器立即置 0。,“163”为同步置 0，即置 0 端出现有效电平时，计数器不能立刻置 0，只是为置 0作好了准备，需要再输入一个 CP 脉冲 ，才能置 0。因此，应在输入第(6 -1)个 CP 脉冲

20、 后，用 S6-1 = 0101 作为控制信号去控制电路，产生置 0 信号加到异步置零端。当输入第 6 个 CP 脉冲时，计数器置 0。, 画连线图,计数输入, 写出 S6 的二进制代码,S6 = 0110, 写出反馈置 0 函数,1,(2) 用同步置 0 的 CT74LS163 构成六进制计数器,利用置数功能和置 0 功能构成 N 进制计数器的原理有何异同？,利用“161”和 “163”的同步置数功能也可以构成 N 进制计数器。,(三) 利用置数功能构成 N 进制计数器,置 0 有同步和异步之分， 置数也有同步和异步之分。 同步置数与异步置数的区别， 和同步置 0 与异步置 0 的区别相似。

21、,同步置数与异步置数的区别,异步置数与时钟脉冲无关，只要异步置数端出现有效电平，置数输入端的数据立刻被置入计数器。因此，利用异步置数功能构成 N 进制计数器时，应在输入第 N 个 CP 脉冲时，通过控制电路产生置数信号，使计数器立即置数。,同步置数与时钟脉冲有关，当同步置数端出现有效电平时，并不能立刻置数，只是为置数创造了条件，需再输入一个 CP 脉冲 才能进行置数。因此，利用同步置数功能构成 N 进制计数器时，应在输入第(N 1)个 CP 脉冲时，通过控制电路产生置数信号，这样，在输入第 N 个 CP 脉冲 时，计数器才被置数。,步骤,(1)确定 N 进制计数器需用的 N 个计数状态，并确定

22、预置数。,利用置数功能构成 N 进制计数器的步骤,(2)写出加反馈置数时所对应的计数器状态：异步置数时，写出 SN 对应的二进制代码；同步置数时，写出 SN-1 对应的二进制代码。,(3)写出反馈置数函数：根据 SN (或 SN-1)和置数端的有效电平写出置数信号的逻辑表达式。,(4)画连线图。,举例,(1)确定该十进制计数器所用的计数状态，并确定预置数。,解：,例 试利用 CT74LS161 的同步置数功能构成十进制计数器。,CT74LS161 为 4 位二进制计数器，有 16 个计数状态。,通常选用从“0000”开始计数的方式。,利用其中任意十个连续的状态均可实现十进制计数。,“161”是

23、同步置数，应根据 SN-1 求置数信号。,(2)写出 SN-1 的二进制代码,选择计数状态为 0000 1001，因此取置数输入信号为 D3D2D1D0 = 0000。,(3)写出反馈置数函数,(4)画连线图,SN-1 = S10-1 = S9 = 1001,例 试利用 CT74LS161 的同步置数功能构成十进制计数器。,(1)确定该十进制计数器所用的计数状态，并确定预置数。,解：,“163”具有同步置 0 和同步置 数功能，利用其中任一个都可实现十三进制计数。下面分别用这两种方法设计电路，请留意比较。,例 试用 CT74LS163 构成十三进制计数器。,同步置数法和同步置 0 法构成的十三

24、进制计数器电路比较,反馈法构成 N 进制计数器总结,利用集成计数器的置 0 或置数功能通过反馈控制可构成 N 进制计数器。,反馈法构成 N 进制计数器总结,反馈置 0 法和反馈置数法的主要不同是：反馈置 0 法将反馈控制信号加至置 0 端；而反馈置数法则将反馈控制信号加至置数端，且必须给置数输入端加上计数起始状态值。,设计时，应弄清置 0 或置数功能是同步还是异步的，同步则反馈控制信号取自 SN-1；异步则反馈控制信号取自 SN 。,和同步与异步二进制计数器的异同 一样，同步与异步十进制计数器的功能 和工作波形相同，但时钟控制方式及电 路构成不同。,( 四 ) 同步十进制计数器,(四) 同步十

25、进制计数器,1. CT74LS160 和 CT74LS162,1. 集成同步十进制计数器 CT74LS160 和 CT74LS162,正如“161”与“163”一样，“160”与“162”的差别是：“160”为异步置 0，“162”为同步置 0 ；“160”与“162”的管脚以及其他功能完全相同。,进位输出 CO 在输入第 9 个脉冲时为高电平，在输入第 10 个脉冲时输出下降沿。,CT74LS160(162)与 CT74LS161(163)有何不同？,十进制计数器 CT74LS160(162)与二进制计数器 74LS161(163) 比较, 逻辑符号形式一样。, 输入端用法一样。, “160

26、(162)”输出 1 位 8421BCD 码；“161(163)”输出 4 位二进制数。,2.集成十进制计数器应用举例,例 试用 CT74LS160 构成七进制计数器。,2. 集成十进制计数器应用举例,方法之二：利用同步置数功能实现。,讨论,(1)用 CT74LS162 如何实现七进制计数器？,(2)用 CT74LS160 可以实现十二进制计数器吗？,(3)用 CT74LS161 能否实现十二进制计数器？,讨论,讨论总结,讨论总结,(1)利用同步置数功能构成 N 进制计数器时， CT74LS160 CT74LS163 的用法相同。利用置 0 功能构成 N 进制 计数器时，需注意 CT74LS1

27、60(161)为异步置 0， CT74LS162(163)为同步置 0，因此确定反馈函数的计 数状态不同 。,(2)利用反馈置 0 或反馈置数法只能实现模 N 小于 计数器模 M 的 N 进制计数器。,(3)CT74LS160(162)输出的是 8421BCD 码， 其最大模为 10。CT74LS161(163)输出的 是4 位二进制码，其最大模为 16。,四、利用计数器的级联构成大容量 N 进制计数器,反馈置 0 法和反馈置数只能实现模 N 小于集成计数器模 M 的 N 进制计数器；将模 M1、M2、Mm 的计数器串接起来 (称为计数器的级联) ，可获得模 N = M1 M2 Mm 的大容量

28、 N 进制计数器。,两片 “290” 接成 十进制加法计数器后级联，计数脉冲从个位片 CP0 端输入。,例 1 由两片 CT74LS290 级联组成 100 进制异步加法计数器。,当输入第 1 9 个脉冲时，个位片计数；十位片的 CP0 未出现脉冲下降沿，因而保持计数“0”状态不变；,当输入第 10 个脉冲时，个位片返回计数 “0”状态，其 Q3 输出一个下降沿使十位片计数 “1”，因此输出读数为 Q3Q2Q1Q0 Q3 Q2 Q1 Q0 = 00010000，即计数 “10”。,当输入第 11 19 个脉冲时，仍由个位片计数，而十位片保持 “1”不变，即计数为“11 19”；当输入第 20

29、个脉冲时，个位片返回计数“0”状态，其 Q3 输出一个下降沿使十位片计数“2”，即计数为“20”。,依此类推。,综上所述，该电路构成 100 进制异步加法计数器。,28 = 256,例 3 两片CT74LS161 构成 8 位二进制(256 进制)同步计数器。,当计至“15”时，CO低 = 1，允许高位片计数，这样，第 16 个脉冲来时，低位片返回 “0”，而高位片计数一次。,在低位片计至 “15” 之前，CO低 = 0，禁止高位片计数；,每逢 16 的整数倍个脉冲来时，低位片均返回“0”，而 高位片计数一次。因此，实现了 8 位二进制加法计数。,讨论,讨论总结,讨论总结,(1)两个十进制计数

30、器级联构成 100 进制计数器。从高位Q3 Q2 Q1 Q0 读出的是十位数，而从低位 Q3 Q2 Q1 Q0 读出的是个位数。,(2)两个 4 位二进制计数器级联则构成 8 位二进制计数器，即 256 进制计数器。从高位 Q3 Q2 Q1 Q0 读出的是高 4 位二进制数，而从低位 Q3 Q2 Q1 Q0 读出的是低 4 位二进制数。,五、时序逻辑电路的自启动,在应用反馈法实现 N 进制计数器时，我们只利用了 模 M 计数器的N 个计数状态，这些状态被称为有效状态， 而没有利用的那(M N )个状态则被称为无效状态。,当时序逻辑电路由于某种原因进入了无效状态，若 继续输入计数脉冲 CP 后电

31、路能自动进入有效状态，则 称该电路能自启动，否则称不能自启动。,若计数器处于无效状态“1000”，则来一个时钟后状态变为“1001”，再来一个时钟，状态变为“0000”。能自动进入循环，因此能自启动。,设计时序电路时应检查电路能否自启动。由于集成计数器构成的 N 进制计数器一般能自启动，因此通常省略这一步。,了解集成移位寄存器的应用。,主要要求：,理解寄存器和移位寄存器的作用和工作原理。,7.4 寄存器和移位寄存器,下面请看置数演示,一、寄存器,Register，用于存放二进制数码。,D0 D3 称为并行数据输入端，当时钟 CP 上升沿到达时，D0 D3 被并行置入到 4 个触发器中，使 Q3

32、 Q2 Q1 Q0 = D3 D2 D1 D0。,Q0 Q3 是同时输出的，这种输出方式称并行输出。,1 个触发器能存放 1 位二进制数码，因此 N 个触发器可构成 N 位寄存器。,各触发器均为 D 功能且并行使用。,二、移位寄存器,在控制信号作用下，可实现右移也可实现左移。,Shift register 用于存放数码和使数码根据需要向左或向右移位。,1. 单向移位寄存器的结构与工作原理,1. 单向移位寄存器的结构与工作原理,设串行输入数码DI= 1011，电路初态为 Q3Q2Q1Q0= 0000。,可见，移位寄存器除了能寄存数码外，还能实现数据的串、并行转换。,举例说明工作原理,再输入 4

33、个移位脉冲 时，串行输入数据 1011 将从 Q3 端串行输出。,那么，左移位寄存器又是怎样的呢？,移位寄存器结构特点：各触发器均为 D 功能且串联使用。,2. 集成双向移位寄存器CT74LS194,2. 集成双向移位寄存器 CT74LS194,SR,SL,移位脉冲输入端,右移串行数码 输 入 端,并行数码输入端,左移串行数码输入端,工作方式控制端 M1 M0 = 00 时，保持功能。M1 M0 = 01 时，右移功能。 M1 M0 = 10 时，左移功能。 M1 M0 = 11 时，并行置数 功能。,并行数据输出端，从高位到低位依次为 Q3 Q0。,异步置 0 端低电平有效,3. 移位寄存器

34、的应用,3. 移位寄存器的应用,利用并行置数功能将电路初态置为Q3Q2Q1Q0 = D3D2D1D0 = 1000,来一个 CP 脉冲，各位左移一次，即 Q0Q1 Q2 Q3。左移输入信号 DSL 由 Q0 提供，因此能实现循环左移。,从 Q3 Q0 依次输出顺序脉冲。顺序脉冲宽度为一个 CP 周期。,了解同步时序逻辑电路的设计方法。,主要要求：,7.5 同步时序逻辑电路的设计,一、同步时序逻辑电路的设计方法,1. 根据设计要求，设定状态，画出状态转换图,2. 状态化简,3. 状态分配，列出状态转换编码表,4. 选择触发器的类型，求出状态方程、驱动方程、 输出方程,5. 根据驱动方程和输出方程

35、画逻辑图,6. 检查电路有无自启动能力,二、同步时序逻辑电路设计举例,例 设计一个脉冲序列为 10100 的序列脉冲发生器。,即在输入脉冲作用下，周期性地依次输出数码“1、0、1、0、0”。,解：设计步骤,由于上述 5 个状态中无重复状态，因此不需要进行状态化简。,S0,S1,S2,/ 1,/ 0,S3,S4,/ 1,/ 0,/ 0,(1) 根据设计要求设定状态，画状态转换图。,由于串行输出脉冲序列为 10100，故电路应有 5 种工作状态，将它们分别用 S0、S1 、 、S4 表示；将串行输出信号用 Y 表示，则可列出下图所示的状态转换图。,(2) 状态分配，列出状态转换编码表。,将电路状态

36、用二进制码进行编码，通常采用自然二进制码。采用的码位数 n 与电路状态数 N 之间应满足 2nN 2n-1,由于电路有 5 个状态，因此宜采用三位二进制代码。现采用自然二进制码进行如下编码：S0 = 000，S1 = 001，S4 = 100，由此可列出电路状态转换编码表如下：,(3)根据状态转换编码表求输出方程和状态方程。,输出方程为,(4) 选择触发器类型，并求驱动方程。,由于 JK 触发器的使用比较灵活，由此设计中多选用 JK 触发器。,(5) 根据驱动方程和输 出方程画逻辑图。,(6) 检查电路有无自启动能力。,若电路由于某种原因进入了无效状态，通过继续输入时钟脉冲，能自动进入有效状态

37、的，称为能自启动，否则称不能自启动。,将 3 个无效状态 101、110、111 代入状态方程 计算后，获得的次态 010、010、000 均为有效状态。,因此，该电路能自启动。,本章小结,时序逻辑电路由触发器和组合逻辑电路组成， 其中触发器必不可少。时序逻辑电路的输出 不仅与输入有关，而且还与电路原来的状态 有关。时序逻辑电路的工作状态由触发器存 储和表示。,时序逻辑电路按时钟控制方式不同分为同步时序逻辑电路和异步时序逻辑电路。前者所有触发器的时钟输入端 CP 连在一起，在同一个时钟脉冲 CP 作用下，凡具备翻转条件的触发器在同一时刻翻转。后者时钟脉冲 CP 只触发部分触发器，其余触发器由电

38、路内部信号触发，因此，其触发器的翻转不在同一输入时钟脉冲作用下同步进行。,时序逻辑电路分析的关键是求出状态方程 和状态转换真值表，然后由此分析时序逻 辑电路的功能。,描述时序电路逻辑功能的方法有逻辑图、 状态方程、驱动方程、输出方程、状态转 换真值表、状态转换图和时序图等。,计数器是快速记录输入脉冲个数的部件。按计数进制分有：二进制计数器、十进制计数器和任意进制计数器；按计数增减分有：加法计数器、减法计数器和加/减计数器；按触发器翻转是否同步分有：同步计数器和异步计数器。计数器除了用于计数外，还常用于分频、定时等。,中规模集成计数器功能完善、使用方便灵活。功能表是其正确使用的依据。利用中规模集

39、成计数器可很方便地构成 N 进制(任意进制)计数器。其主要方法为：(1) 用同步置零端或置数端获得 N 进制计数器。这时应根据 SN-1 对应的二进制代码写反馈函数。(2) 用异步置零端或置数端获得 N 进制计 数器。这时应根据 SN 对应的二进制代码写反馈函数。(3) 当需要扩大计数器容量时，可将 多片集成计数器进行级联。,寄存器主要用以存放数码。移位寄存器不但可存放数码，还能对数码进行移位操作。移位寄存器有单向移位寄存器和双向移位寄存器。集成移位寄存器使用方便、功能全、输入和输出方式灵活，功能表是其正确使用的依据。移位寄存器常用于实现数据的串并行转换，构成环形计数器、扭环计数器和顺序脉冲发生器等。,顺序脉冲指在每个循环周期内，在时间上按一定先后顺序排列的脉冲信号。常用之控制某些设备按照事先规定的顺序进行运算或操作。,