1、南昌航空大学实验报告课程名称：EDA 技术实验 实验名称：移位相加 8 位硬件乘法器电路设计学号： 姓名：指导教师评定：_ 签名： 一、实验目的：1、 学习移位相加 8 位硬件乘法器电路设计；2、 进一步提高学生应用 EDA 技术进行项目设计的能力。二、实验原理纯组合逻辑结构构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器；基于 PLD 器件外接 ROM 九九表的乘法器则无法构成单片系统，也不实用。本实验由 8 位加法器构成的以时序逻辑方式设计锝位乘法器，具有一定的实用价值。其原理是：乘法通过逐位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；
2、若为 0，左移后以全 0 相加，直至被乘数的最高位。三、实验内容1、 打开 Q 软件，新建 VHDL 程序输入文件，用 VHDL 语言设计乘法器的各个模块：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG8B ISPORT ( CLK : IN STD_LOGIC;LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB : OUT STD_LOGIC ); END SREG8B;ARCHITECTURE behav OF SREG8B ISSIGNAL REG8 : STD
3、_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS (CLK,LOAD)BEGINIF LOAD = 1 THEN REG8 0);ELSIF CLKEVENT AND CLK = 1 THENR16S(6 DOWNTO 0) = R16S(7 DOWNTO 1);R16S(15 DOWNTO 7) = D;END IF;END PROCESS;Q = R16S;END behav; 图 1.4 16 位锁存器2、 对各个模块进行编译并打包成电路元件，如上图 1 所示。3、调用刚刚设计好的各底层电路元件，并连线，如图 2 所示。图 2 电路原理图4、新建波形图文件，并加载引脚，设置输入信号波形，进行仿真。仿真结果如图 3 所示。图 3 仿真波形图
