1、信号完整性研究：何时会遇到信号完整性问题 多年前，在我开始研究信号完整性问题时也曾经有过这样的疑问，随着对信号完整性理解的深入，便没有再仔细考虑。后来在产品开发过程中，朋友、同事经常向我提出这一问题。有些公司制作复杂电路板时，硬件总也调不通，于是找到我，当我解决了问题，并告诉他们，原因就在于没有处理好信号完整性设计，负责开发的硬件工程师也会提出同样的问题。他们通常的说法是：高速电路中会有问题，可是什么情况下必须进行专门的信号完整性设计？不断的有人问我，我不得不作更深入的思考。说实话，这个问题很难回答，或者说他们这种问法很难回答。他们的意思可以解释为，速度高了就要考虑信号完整性，低速板不存在这个
2、问题，那总要有个临界频率，这个频率是多少？有人曾提出过这样的论点，当外部总线频率超过 80MHz 时，就要进行专门的分析设计，低于这一频率，不用考虑信号完整性问题。对这一论点，我不敢苟同。仔细分析，他们这种问法的背后是对信号完整性的一种误解。如果必须有一个答案的话，我想答案应该是：只要信号畸变到了无法容忍的程度就要考虑信号完整性问题。呵呵，看起来像是在胡说八道，不过这确实是能找到的最好的答案了。要想弄清这个问题，必须先了解信号完整性的实质到底是什么。产生信号完整性的原因很多，频率（值得推敲，暂且借用提问者的说法）只不过是其中的一个而已，怎么能单单用频率来强行地划分界线！顺便说一句，很多人说频率
3、的影响，其实这个词很值得推敲。频率到底指的是哪个部分的频率？电路板上有主时钟频率，芯片内部主频，外部总线带宽，数字信号波形带宽，电磁辐射频率，影响信号完整性的频率到底指的是哪一个？问题根源在于信号上升时间。如果你不是很理解，可以到于博士信号完整性研究网学习。信号完整性最原始的含义应该是：信号是否能保持其应该具有的波形。很多因素都会导致信号波形的畸变，如果畸变较小，对于电路板不会产生影响，可是如果畸变很大，就可能影响电路的功能。系统频率（芯片内部主频以及外部频率） 、电磁干扰、电源波纹噪声，数字器件开关噪声、系统热噪声等都会对信号产生影响，频率并不具有特殊的地位，你不能把所有的注意力都放在频率这
4、个因素上。那么这里又会出现另一个问题，波形畸变多大，会对电路板功能产生影响。这没有确定统一的指标，和具体应用以及电路板的其他电气指标有关。对于数字信号而言，对畸变的容忍度较大。能有多大的容忍度，还要考虑电路板上的电源系统供电电压波纹有多大，系统的噪声余量有多大，所用器件对于信号建立时间和保持时间的要求是多少等等。对于模拟信号，相对比较敏感，容忍度较小，至于能容忍多大的畸变，和系统噪声，器件非线性特性，电源质量等等有关。是不是听起来很晦涩！确实，要说清楚这个问题并不容易，因为牵扯到了太多的因素在内。下面这个数字信号波形的例子能让你有一个简单直观的理解。这是一个受反射影响的方波数字信号，波形的畸变
5、仅仅是反射的结果，没有迭加其他噪声。假设低电平逻辑小于 0.7v，高电平大于 2v。对于高电平来说，震荡的低谷部分可能会冲到 2v 以下，此时电路处于不定态，可能引起电路误动作。所以，迭加在高电平上的波纹幅度不能太大。由于电路存在噪声，电源也有波纹，这些最终都会迭加到信号波形上，所以你计算波纹幅度的时候要考虑这些因素，而这些因素和你的电路板其他部分设计有关。所以你无法确定一个统一的畸变标准，只能根据你具体电路的设计和应用综合考虑。最终的原则只有一个：通过信号完整性设计、电源完整完整性设计等手段，将总的信号畸变控制在一定范围内，保证电路板正常稳定工作。工程中，解决信号完整性的问题是一个系统的工程
6、，并不是一两种方法就可以包打天下的。什么时候会碰到信号完整性问题也不是可以硬性的划一道线来区分，一句话，要根据你的实际情况来定。可能你会感觉，这么多不确定的因素，还怎么在最初设计的时候考虑信号完整性问题？嗯，没问题的，其实对于所有影响信号质量的因素，你都可以通过一定的设计技术来控制。对于电源波纹问题，那是电源完整性的问题，又是一个系统的工程。而其他的电磁干扰，电磁兼容等则是另外一个系统工程。总之，信号完整性问题涉及的知识较多，是一个跨学科的知识体系。网上关于信号完整性基础知识讲解很多，但很少有讲得很深入的。要想学好信号完整性，你需要有一定的精力投入，但可以告诉你，只要掌握学习方法，其实不难。一
7、旦你学好它，回报是非常高的，毕竟这方面的人才现在是奇缺阿，很多公司给信号完整性工程师开价都在 25W 以上，如果你很牛的话，呵呵，决不是这个价。信号完整性研究：重视信号上升时间 信号的上升时间，对于理解信号完整性问题至关重要，高速 pcb 设计中的绝大多数问题都和它有关，你必须对他足够重视。信号上升时间并不是信号从低电平上升到高电平所经历的时间，而是其中的一部分。业界对它的定义尚未统一，最好的办法就是跟随上游的芯片厂商的定义，毕竟这些巨头有话语权。通常有两种：第一种定义为 10-90 上升时间，即信号从高电平的 10%上升到 90%所经历的时间。另一种是 20-80 上升时间，即信号从高电平的
8、 20%上升到 80%所经历的时间。两种都被采用，从 IBIS 模型中可看到这点。对于同一种波形，自然 20-80 上升时间要更短。好了，只要了解这些就够了。对于我们终端应用来说，精确的数字有时并不是很重要，而且这个数值芯片厂商通常也不会直接给我们列出，当然有些芯片可以从IBIS 模型中大致估计这个值，不幸的是，不是每种芯片你都能找到 IBIS 模型。重要的是我们必须建立这样的概念：上升时间对电路性能有重要的影响，只要小到某一范围，就必须引起注意，哪怕是一个很模糊的范围。没有必要精确定义这个范围标准，也没有实际意义。你只需记住，现在的芯片加工工艺使得这个时间很短，已经到了 ps 级，你应该重视
9、他的影响的时候了。随着信号上升时间的减小，反射、串扰、轨道塌陷、电磁辐射、地弹等问题变得更严重，噪声问题更难于解决，上一代产品中设计方案在这一代产品中可能不适用了。信号上升时间的减小，从频谱分析的角度来说，相当于信号带宽的增加，也就是信号中有更多的高频分量，正是这些高频分量才使得设计变得困难。互连线必须作为传输线来对待，从而产生了很多以前没有的问题。因此，学习信号完整性，你必须有这样的概念：信号陡峭的上升沿，是产生信号完整性问题的罪魁祸首。 信号完整性研究：信号上升时间与带宽在前文中我提到过，要重视信号上升时间，很多信号完整性问题都是由信号上升时间短引起的。本文就谈谈一个基础概念：信号上升时间
10、和信号带宽的关系。 对于数字电路，输出的通常是方波信号。方波的上升边沿非常陡峭，根据傅立叶分析，任何信号都可以分解成一系列不同频率的正弦信号，方波中包含了非常丰富的频谱成分。 抛开枯燥的理论分析，我们用实验来直观的分析方波中的频率成分，看看不同频率的正弦信号是如何叠加成为方波的。首先我们把一个 1.65v 的直流和一个 100MHz 的正弦波形叠加，得到一个直流偏置为 1.65v 的单频正弦波。我们给这一信号叠加整数倍频率的正弦信号，也就是通常所说的谐波。3 次谐波的频率为 300MHz，5 次谐波的频率为 500MHz，以此类推，高次谐波都是 100MHz 的整数倍。图 1 是叠加不同谐波前
11、后的比较，左上角的是直流偏置的 100MHz 基频波形，右上角时基频叠加了 3 次谐波后的波形，有点类似于方波了。左下角是基频+3 次谐波+5 次谐波的波形，右下角是基频+3 次谐波+5 次谐波+7 次谐波的波形。这里可以直观的看到叠加的谐波成分越多，波形就越像方波。图 1因此如果叠加足够多的谐波，我们就可以近似的合成出方波。图 2 是叠加到 217 次谐波后的波形。已经非常近似方波了，不用关心角上的那些毛刺，那是著名的吉博斯现象，这种仿真必然会有的，但不影响对问题的理解。这里我们叠加谐波的最高频率达到了 21.7GHz。图 2上面的实验非常有助于我们理解方波波形的本质特征，理想的方波信号包含
12、了无穷多的谐波分量，可以说带宽是无限的。实际中的方波信号与理想方波信号有差距，但有一点是共同的，就是所包含频率很高的频谱成分。现在我们看看叠加不同频谱成分对上升沿的影响。图 3 是对比显示。蓝色是基频信号上升边，绿色是叠加了 3 次谐波后的波形上升边沿，红色是基频+3 次谐波+5 次谐波+7 次谐波后的上升边沿，黑色的是一直叠加到 217 次谐波后的波形上升边沿。图 3通过这个实验可以直观的看到，谐波分量越多，上升沿越陡峭。或从另一个角度说，如果信号的上升边沿很陡峭，上升时间很短，那该信号的带宽就很宽。上升时间越短，信号的带宽越宽。这是一个十分重要的概念，一定要有一个直觉的认识，深深刻在脑子里
13、，这对你学习信号完整性非常有好处。这里说一下，最终合成的方波，其波形重复频率就是 100MHz。叠加谐波只是改变了信号上升时间。信号上升时间和 100MHz 这个频率无关，换成 50MHz 也是同样的规律。如果你的电路板输出数据信号只是几十 MHz，你可能会不在意信号完整性问题。但这时你想想信号由于上升时间很短，频谱中的那些高频谐波会有什么影响？记住一个重要的结论：影响信号完整性的不是波形的重复频率，而是信号的上升时间。本文的仿真代码很简单，我把代码贴在这里，你可以自己在 matlab 上运行一下看看。信号完整性研究：电压容限 在高速 pcb 设计中，有很大一部分工作是进行噪声预算，规划系统各
14、种噪声源产生噪声大小。这就涉及到一个非常基础但十分重要的概念：电压容限。电压容限是指驱动器的输出与接收端输入在最坏情况下的灵敏度之间的差值。很多器件都是输入电压敏感的。图中显示了驱动器输出与接受器输入电压之间的逻辑关系。对于驱动器端输出高电平不低于 VOH min，输出低电平不高于 VOL max。而对于接收端输入来说，只要高于 VIH min，就可以保证可靠接收到逻辑 1，只要低于 VIL max 即可保证接受到逻辑 0。而如果输入电压位于 VIH min 和 VIL max 之间的区域时，可能被接收电路判为 1，也可能判为 0，因此对于接收电路来说输入电压不能处于这个不定态区域。以高电平输
15、出和输入关系来看，最小的输出值和最小允许输入值之间存在一个差值，这个值就是高电平的电压容限。即：高电平电压容限 = VOH min - VIH min 。同理低电平电压容限 = VIH min - VIL max 。电压容限为处理电路系统中各种不理想因素提供了一个缓冲地带，使得系统能够在一定程度上容忍发送和接收过程中的信号畸变。电压容限在系统噪声预算设计中占有重要的作用，系统最终的噪声总量不能超过电压容限，否则，信号进入接收端的不定态区域时，系统将无法正常工作。实际系统中总会有不理想的因素，造成信号的恶化，引入噪声。下面几种情况都会引入噪声：1、由于回路阻抗的存在，回路中必然产生压降，导致各逻
16、辑器件之间存在地电位差。门电路发送的信号是本地地电位上的一个固定电位，如果发送端与接收端的参考电位之间发生了偏移，那么收到的将会是另外一个电位。2、某些逻辑系列产品的门限电平是一个温度的函数。温度较低的门电路到温度较高的门电路的信号传送可能容限减少或者负的容限值。3、快速变化的返回信号电流，流经接地通路电感，引起逻辑器件之间的对地电压变化。这些对地电压差对于接收信号电位的影响就像上面所说的直流地电位差一样。这是感性串扰的一种形式。4、邻近线路上的信号可能通过各自的互容或互感相互耦合，对某个指定的线路产生串扰。串扰叠加到预期的接收信号之上，可能使一个好信号偏移到邻近开关门限。5、振铃、反射、长的
17、线路使二进制信号的形状产生扭曲。与发射端相比，接收端变化了的信号显得更小（或更大）。容限为信号失真流出了一些容许限度。前两种情况在所有电子系统都会存在，无论其运行速度如何。后三种是高速系统特有的。这 3个高速效应都随被传输信号的大小而改变：信号返回电流越大，引起的地电位差越高。信号电压（或电流）越大，产生的串扰越多，而且传输信号越大，表现出的振铃和反射越严重。因此不论是低速还是高速系统，都不可避免的引入噪声，而电压容限给了系统调整地余地。信号完整性研究：什么是地弹 所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，
18、因此形象的称之为地弹（ground bounce）。当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。那么“地弹”是如何产生的呢？首先我们要明白，对于任何封装的芯片，其引脚会存在电感电容等寄生参数。而地弹正是由于引脚上的电感引起的。 我们可以用下图来直观的解释一下。图中开关 Q 的不同位置代表了输出的“0”“1”两种状态。假定由于电路状态装换，开关 Q 接通 RL 低电平，负载电容对地放电，随着负载电容电压下降，它积累的电荷流向地，在接地回路上形成一个大的电流浪涌。随着放电电流建立然后衰减，这一电流变化作用于接地引脚的电感 LG，这样在芯片外的电路板“地”与芯片内
19、的地之间，会形成一定的电压差，如图中 VG。这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。芯片 A 的输出变化，产生地弹。这对芯片 A 的输入逻辑是有影响的。接收逻辑把输入电压和芯片内部的地电压差分比较确定输入，因此从接收逻辑来看就象输入信号本身叠加了一个与地弹噪声相同的噪声。现在，集成电路的规模越来越大，开关速度不断提高，地弹噪声如果控制不好就会影响电路的功能，因此有必要深入理解地弹的概念并研究它的规律。本文只是概念性的阐述，对地弹的深入剖析将在后续文章中进行。信号完整性研究：反射现象 前面讲过，对于数字信号的方波而言，含有丰富的高频谐波分量，边沿越陡峭，高频成分越多。而 pcb 上
20、的走线对于高频信号而言相当于传输线，信号在传输线中传播时，如果遇到特性阻抗不连续，就会发生反射。反射可能发生在传输线的末端，拐角，过孔，元件引脚，线宽变化，T 型引线等处。总之，无论什么原因引起了传输线的阻抗发生突变，就会有部分信号沿传输线反射回源端。反射形成机理很复杂，这包含了很多电磁领域的复杂的知识，本文不准备深入讨论，如果你真的很想知道，可以给我留言，我专门讲解。工程中重要的是反射量的大小。表征这一现象的最好的量化方法就是使用反射系数。反射系数是指反射信号与入射信号幅值之比，其大小为：(Z2-Z1)/ (Z2+Z1) 。Z1 是第一个区域的特性阻抗，Z2是第二个区域的特性阻抗。当信号从第
21、一个区域传输到第二个区域时，交界处发生阻抗突变，因而形成反射。举个例子看看反射能有多大，假设 Z1=50 欧姆，Z2=75 欧姆，根据公式得到反射系数为：（75-50 ）/ （75+50）=20%。如果入射信号幅度是 3.3v，反射电压达到了 3.3*20%=0.66v。对于数字信号而言，这是一个很大的值。你必须非常注意他的影响。实际电路板上的反射可能非常复杂，反射回来的信号还会再次反射回去，方向与发射信号相同，到达阻抗突变处又再次反射回源端，从而形成多次反射，一般的资料上都用反弹图来表示。多次的反弹是导致信号振铃的根本原因，相当于在信号上叠加了一个噪声。为了电路板能正确工作，你必须想办法控制
22、这个噪声的大小，噪声预算是设计高性能电路板的一个非常重要的步骤。 信号完整性研究：理解临界长度 很多人对于 PCB 上线条的临界长度这个概念非常模糊，甚至很多人根本不知道这个概念，如果你设计高速电路板却不知道这个概念，那可以肯定，最终做出的电路板很可能无法稳定工作，而你却一头雾水，无从下手调试。临界长度在业界说法很混乱，有人说 3 英寸，有人说 1 英寸，我还听说过很多其他的说法，多数是因为对这个概念理解有误造成的。很多人说，奥，走线太长会引起信号反射，走线很短的话不会产生反射。这种说法是非常错误的，把好几个概念像搅浆糊一样混在一起。那么临界长度到底是什么，是多少，为什么要关注临界长度？理解临
23、界长度的最好方法就是从时间角度来分析。信号在 pcb 走线上传输需要一定的时间，普通FR4 板材上传输时间约为每纳秒 6 英寸，当然表层走线和内层走线速度稍有差别。当走线上存在阻抗突变就会发生信号反射，这和走线长度无关。但是，如果走线很短，在源端信号还没上升到高电平时，反射信号就已经回到源端，那么发射信号就被淹没在上升沿中，信号波形没有太大的改变。走线如果很长，发射端信号已经到达高电平，反射信号才到达源端，那么反射信号就会叠加在高电平位置，从而造成干扰。那么走线长度就有一个临界值，大于这个值，返回信号叠加在高电平处，小于这个值反射信号被上升沿淹没。这个临界值就是临界长度，注意，这种定义非常不准
24、确，因为只考虑了一次反射情况，这里只是为了理解概念需要，暂时这样说。那么准确的定义是什么？实际中反射都是发生多次的，虽然第一次信号反射回到源端的时间小于信号上升沿时间，但是后面的多次反射还会叠加在高电平位置，对信号波形造成干扰。那么，临界长度的合理定义应该是：能把反射信号的干扰控制在可容忍的范围内的走线长度。这一长度上的信号往返时间要比信号上升时间小很多。试验中发现的经验数据为，当信号在 pcb 走线上的时延高于信号上升沿的 20%时，信号会产生明显的振铃。对于上升时间为 1ns 的方波信号来说，pcb 走线长度为 0.2*6=1.2inch 以上时，信号就会有严重的振铃。所以临界长度就是 1
25、.2inch，大约 3cm。你可能注意到了，又是信号上升时间！再一次强调，信号上升时间在高速设计中占有重要地位。电源完整性设计（1）为什么要重视电源噪声为什么要重视电源噪声问题芯片内部有成千上万个晶体管，这些晶体管组成内部的门电路、组合逻辑、寄存器、计数器、延迟线、状态机、以及其他逻辑功能。随着芯片的集成度越来越高，内部晶体管数量越来越大。芯片的外部引脚数量有限，为每一个晶体管提供单独的供电引脚是不现实的。芯片的外部电源引脚提供给内部晶体管一个公共的供电节点，因此内部晶体管状态的转换必然引起电源噪声在芯片内部的传递。对内部各个晶体管的操作通常由内核时钟或片内外设时钟同步，但是由于内部延时的差别
26、，各个晶体管的状态转换不可能是严格同步的，当某些晶体管已经完成了状态转换，另一些晶体管可能仍处于转换过程中。芯片内部处于高电平的门电路会把电源噪声传递到其他门电路的输入部分。如果接受电源噪声的门电路此时处于电平转换的不定态区域，那么电源噪声可能会被放大，并在门电路的输出端产生矩形脉冲干扰，进而引起电路的逻辑错误。芯片外部电源引脚处的噪声通过内部门电路的传播，还可能会触发内部寄存器产生状态转换。除了对芯片本身工作状态产生影响外，电源噪声还会对其他部分产生影响。比如电源噪声会影响晶振、PLL、DLL 的抖动特性，AD 转换电路的转换精度等。解释这些问题需要非常长的篇幅，本文不做进一步介绍，我会在后
27、续文章中详细讲解。由于最终产品工作温度的变化以及生产过程中产生的不一致性，如果是由于电源系统产生的问题，电路将非常难调试，因此最好在电路设计之初就遵循某种成熟的设计规则，使电源系统更加稳健。 源完整性设计（2）电源系统噪声余量分析 电源系统噪声余量分析绝大多数芯片都会给出一个正常工作的电压范围，这个值通常是5%。例如：对于 3.3V电压，为满足芯片正常工作，供电电压在 3.13V 到 3.47V 之间，或 3.3V165mV。对于 1.2V 电压，为满足芯片正常工作，供电电压在 1.14V 到 1.26V 之间，或 1.2V60mV。这些限制可以在芯片datasheet 中的 recommen
28、ded operating conditions 部分查到。这些限制要考虑两个部分，第一是稳压芯片的直流输出误差，第二是电源噪声的峰值幅度。老式的稳压芯片的输出电压精度通常是2.5%，因此电源噪声的峰值幅度不应超过2.5%。当然随着芯片工艺的提高，现代的稳压芯片直流精度更高，可能会达到1%以下，TI 公司的开关电源芯片 TPS54310 精度可达1%，线性稳压源AMS1117 可达0.2%。但是要记住，达到这样的精度是有条件的，包括负载情况，工作温度等限制。因此可靠的设计还是以2.5%这个值更把握些。如果你能确保所用的芯片安装到电路板上后能达到更高的稳压精度，那么你可以为你的这款设计单独进行噪
29、声余量计算。本文着重电源部分设计的原理说明，电源噪声余量将使用2.5%这个值。电源噪声余量计算非常简单，方法如下：比如芯片正常工作电压范围为 3.13V 到 3.47V 之间，稳压芯片标称输出 3.3V。安装到电路板上后，稳压芯片输出 3.36V。那么容许电压变化范围为 3.47-3.36=0.11V=110mV。稳压芯片输出精度1%，即3.363*1%=33.6 mV。电源噪声余量为 110-33.6=76.4 mV。计算很简单，但是要注意四个问题：第一，稳压芯片输出电压能精确的定在 3.3V 么？外围器件如电阻电容电感的参数也不是精确的，这对稳压芯片的输出电压有影响，所以这里用了 3.36
30、V 这个值。在安装到电路板上之前，你不可能预测到准确的输出电压值。第二，工作环境是否符合稳压芯片手册上的推荐环境？器件老化后参数还会和芯片手册上的一致么？第三，负载情况怎样？这对稳压芯片的输出电压也有影响。第四，电源噪声最终会影响到信号质量。而信号上的噪声来源不仅仅是电源噪声，反射串扰等信号完整性问题也会在信号上叠加噪声，不能把所有噪声余量都分配给电源系统。所以，在设计电源噪声余量的时候要留有余地。另一个重要问题是：不同电压等级，对电源噪声余量要求不一样，按2.5%计算的话，1.2V 电压等级的噪声余量只有 30mV。这是一个很苛刻的限制，设计的时候要谨慎些。模拟电路对电源的要求更高。电源噪声
31、影响时钟系统，可能会引起时序匹配问题。因此必须重视电源噪声问题。电源完整性设计（3）电源系统的噪声来源电源系统的噪声来源有三个方面：第一，稳压电源芯片本身的输出并不是恒定的，会有一定的波纹。这是由稳压芯片自身决定的，一旦选好了稳压电源芯片，对这部分噪声我们只能接受，无法控制。第二，稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源芯片通过感知其输出电压的变化，调整其输出电流，从而把输出电压调整回额定输出值。多数常用的稳压源调整电压的时间在毫秒到微秒量级。因此，对于负载电流变化频率在直流到几百 KHz 之间时，稳压源可以很好的做出调整，保持输出电压的稳定。当负载瞬态电流变化频率超出这一范围
32、时，稳压源的电压输出会出现跌落，从而产生电源噪声。现在，微处理器的内核及外设的时钟频率已经超过了 600 兆赫兹，内部晶体管电平转换时间下降到 800 皮秒以下。这要求电源分配系统必须在直流到 1GHz 范围内都能快速响应负载电流的变化，但现有稳压电源芯片不可能满足这一苛刻要求。我们只能用其他方法补偿稳压源这一不足，这涉及到后面要讲的电源去耦。第三，负载瞬态电流在电源路径阻抗和地路径阻抗上产生的压降。PCB 板上任何电气路径不可避免的会存在阻抗，不论是完整的电源平面还是电源引线。对于多层板，通常提供一个完整的电源平面和地平面，稳压电源输出首先接入电源平面，供电电流流经电源平面，到达负载电源引脚
33、。地路径和电源路径类似，只不过电流路径变成了地平面。完整平面的阻抗很低，但确实存在。如果不使用平面而使用引线，那么路径上的阻抗会更高。另外，引脚及焊盘本身也会有寄生电感存在，瞬态电流流经此路径必然产生压降，因此负载芯片电源引脚处的电压会随着瞬态电流的变化而波动，这就是阻抗产生的电源噪声。在电源路径表现为负载芯片电源引脚处的电压轨道塌陷，在地路径表现为负载芯片地引脚处的电位和参考地电位不同（注意，这和地弹不同，地弹是指芯片内部参考地电位相对于板级参考地电位的跳变）。电源完整性设计（4）电容退耦的两种解释采用电容退耦是解决电源噪声问题的主要方法。这种方法对提高瞬态电流的响应速度，降低电源分配系统的
34、阻抗都非常有效。对于电容退耦，很多资料中都有涉及，但是阐述的角度不同。有些是从局部电荷存储（即储能）的角度来说明，有些是从电源分配系统的阻抗的角度来说明，还有些资料的说明更为混乱，一会提储能，一会提阻抗，因此很多人在看资料的时候感到有些迷惑。其实，这两种提法，本质上是相同的，只不过看待问题的视角不同而已。为了让大家有个清楚的认识，本文分别介绍一下这两种解释。4.1 从储能的角度来说明电容退耦原理。在制作电路板时，通常会在负载芯片周围放置很多电容，这些电容就起到电源退耦作用。其原理可用图 1 说明。图 1 去耦电路当负载电流不变时，其电流由稳压电源部分提供，即图中的 I0，方向如图所示。此时电容
35、两端电压与负载两端电压一致，电流 Ic 为 0，电容两端存储相当数量的电荷，其电荷数量和电容量有关。当负载瞬态电流发生变化时，由于负载芯片内部晶体管电平转换速度极快，必须在极短的时间内为负载芯片提供足够的电流。但是稳压电源无法很快响应负载电流的变化，因此，电流 I0 不会马上满足负载瞬态电流要求，因此负载芯片电压会降低。但是由于电容电压与负载电压相同，因此电容两端存在电压变化。对于电容来说电压变化必然产生电流，此时电容对负载放电，电流 Ic 不再为 0，为负载芯片提供电流。根据电容等式：（公式 1）只要电容量 C 足够大，只需很小的电压变化，电容就可以提供足够大的电流，满足负载瞬态电流的要求。
36、这样就保证了负载芯片电压的变化在容许的范围内。这里，相当于电容预先存储了一部分电能，在负载需要的时候释放出来，即电容是储能元件。储能电容的存在使负载消耗的能量得到快速补充，因此保证了负载两端电压不至于有太大变化，此时电容担负的是局部电源的角色。从储能的角度来理解电源退耦，非常直观易懂，但是对电路设计帮助不大。从阻抗的角度理解电容退耦，能让我们设计电路时有章可循。实际上，在决定电源分配系统的去耦电容量的时候，用的就是阻抗的概念。4.2 从阻抗的角度来理解退耦原理。将图 1 中的负载芯片拿掉，如图 2 所示。从 AB 两点向左看过去，稳压电源以及电容退耦系统一起，可以看成一个复合的电源系统。这个电
37、源系统的特点是：不论 AB 两点间负载瞬态电流如何变化，都能保证 AB 两点间的电压保持稳定，即 AB 两点间电压变化很小。图片 2 电源部分我们可以用一个等效电源模型表示上面这个复合的电源系统，如图 3图 3 等效电源对于这个电路可写出如下等式：（公式 2）我们的最终设计目标是，不论 AB 两点间负载瞬态电流如何变化，都要保持 AB 两点间电压变化范围很小，根据公式 2，这个要求等效于电源系统的阻抗 Z 要足够低。在图 2 中，我们是通过去耦电容来达到这一要求的，因此从等效的角度出发，可以说去耦电容降低了电源系统的阻抗。另一方面，从电路原理的角度来说，可得到同样结论。电容对于交流信号呈现低阻
38、抗特性，因此加入电容，实际上也确实降低了电源系统的交流阻抗。从阻抗的角度理解电容退耦，可以给我们设计电源分配系统带来极大的方便。实际上，电源分配系统设计的最根本的原则就是使阻抗最小。最有效的设计方法就是在这个原则指导下产生的。电源完整性设计（5）实际电容的特性 正确使用电容进行电源退耦，必须了解实际电容的频率特性。理想电容器在实际中是不存在的，这就是为什么经常听到“电容不仅仅是电容”的原因。实际的电容器总会存在一些寄生参数，这些寄生参数在低频时表现不明显，但是高频情况下，其重要性可能会超过容值本身。图 4 是实际电容器的 SPICE 模型，图中，ESR 代表等效串联电阻，ESL 代表等效串联电
39、感或寄生电感，C 为理想电容。图 4 电容模型等效串联电感（寄生电感）无法消除，只要存在引线，就会有寄生电感。这从磁场能量变化的角度可以很容易理解，电流发生变化时，磁场能量发生变化，但是不可能发生能量跃变，表现出电感特性。寄生电感会延缓电容电流的变化，电感越大，电容充放电阻抗就越大，反应时间就越长。等效串联电阻也不可消除的，很简单，因为制作电容的材料不是超导体。讨论实际电容特性之前，首先介绍谐振的概念。对于图 4 的电容模型，其复阻抗为：（公式 3）当频率很低时， 远小于 ，整个电容器表现为电容性，当频率很高时， 大于 ，电容器此时表现为电感性，因此“高频时电容不再是电容”，而呈现为电感。当
40、时， ，此时容性阻抗矢量与感性阻抗之差为 0，电容的总阻抗最小，表现为纯电阻特性。该频率点就是电容的自谐振频率。自谐振频率点是区分电容是容性还是感性的分界点，高于谐振频率时，“电容不再是电容”，因此退耦作用将下降。因此，实际电容器都有一定的工作频率范围，只有在其工作频率范围内，电容才具有很好的退耦作用，使用电容进行电源退耦时要特别关注这一点。寄生电感（等效串联电感）是电容器在高于自谐振频率点之后退耦功能被消弱的根本原因。图 5 显示了一个实际的 0805 封装 0.1uF 陶瓷电容，其阻抗随频率变化的曲线。图 5 电容阻抗特性电容的自谐振频率值和它的电容值及等效串联电感值有关，使用时可查看器件
41、手册，了解该项参数，确定电容的有效频率范围。下面列出了 AVX 生产的陶瓷电容不同封装的各项参数值。封装 ESL（nH） ESR（欧姆）0402 0.4 0.06 0603 0.5 0.0980805 0.6 0.0791206 1 0.121210 0.9 0.121812 1.4 0.2032220 1.6 0.285电容的等效串联电感和生产工艺和封装尺寸有关，同一个厂家的同种封装尺寸的电容，其等效串联电感基本相同。通常小封装的电容等效串联电感更低，宽体封装的电容比窄体封装的电容有更低的等效串联电感。既然电容可以看成 RLC 串联电路，因此也会存在品质因数，即 Q 值，这也是在使用电容时的
42、一个重要参数。电路在谐振时容抗等于感抗，所以电容和电感上两端的电压有效值必然相等，电容上的电压有效值 UC=I*1/C=U/CR=QU，品质因数 Q=1/CR，这里 I 是电路的总电流。电感上的电压有效值UL=LI=L*U/R=QU，品质因数 Q=L/R。因为： UC=UL 所以 Q=1/CR=L/R。电容上的电压与外加信号电压 U 之比 UC/U=（I*1/C）/RI=1/CR=Q。电感上的电压与外加信号电压 U 之比UL/U=LI/RI=L/R=Q。从上面分析可见，电路的品质因数越高，电感或电容上的电压比外加电压越高。图 6 Q 值的影响Q 值影响电路的频率选择性。当电路处于谐振频率时，有
43、最大的电流，偏离谐振频率时总电流减小。我们用 I/I0 表示通过电容的电流与谐振电流的比值，即相对变化率。 表示频率偏离谐振频率程度。图 6 显示了 I/I0 与 关系曲线。这里有三条曲线，对应三个不同的 Q 值，其中有Q1Q2Q3。从图中可看出当外加信号频率 偏离电路的谐振频率 0时，I/I 0 均小于 1。Q 值越高在一定的频偏下电流下降得越快，其谐振曲线越尖锐。也就是说电路的选择性是由电路的品质因素Q 所决定的，Q 值越高选择性越好。在电路板上会放置一些大的电容，通常是坦电容或电解电容。这类电容有很低的 ESL，但是ESR 很高，因此 Q 值很低，具有很宽的有效频率范围，非常适合板级电源
44、滤波。电源完整性设计（6）电容的安装谐振频率 电容的安装谐振频率上一节介绍的是电容自身的参数，当电容安装到电路板上后，还会引入额外的寄生参数，从而引起谐振频率的偏移。充分理解电容的自谐振频率和安装谐振频率非常重要，在计算系统参数时，实际使用的是安装谐振频率，而不是自谐振频率，因为我们关注的是电容安装到电路板上之后的表现。电容在电路板上的安装通常包括一小段从焊盘拉出的引出线，两个或更多的过孔。我们知道，不论引线还是过孔都存在寄生电感。寄生电感是我们主要关注的重要参数，因为它对电容的特性影响最大。电容安装后，可以对其周围一小片区域有效去耦，这涉及到去耦半径问题，本文后面还要详细讲述。现在我们考察这
45、样一种情况，电容要对距离它 2 厘米处的一点去耦，这时寄生电感包括哪几部分。首先，电容自身存在寄生电感。从电容到达需要去耦区域的路径上包括焊盘、一小段引出线、过孔、2 厘米长的电源及地平面，这几个部分都存在寄生电感。相比较而言，过孔的寄生电感较大。可以用公式近似计算一个过孔的寄生电感有多大。 公式为其中：L 是过孔的寄生电感，单位是 nH。h 为过孔的长度，和板厚有关，单位是英寸。d 为过孔的直径，单位是英寸。下面就计算一个常见的过孔的寄生电感，看看有多大，以便有一个感性认识。设过孔的长度为 63mil（对应电路板的厚度 1.6 毫米，这一厚度的电路板很常见），过孔直径8mil，根据上面公式得
46、：这一寄生电感比很多小封装电容自身的寄生电感要大，必须考虑它的影响。过孔的直径越大，寄生电感越小。过孔长度越长，电感越大。下面我们就以一个 0805 封装 0.01uF 电容为例，计算安装前后谐振频率的变化。参数如下：容值：C=0.01uF。电容自身等效串联电感：ESL=0.6 nH。安装后增加的寄生电感：Lmount=1.5nH。电容的自谐振频率：安装后的总寄生电感：0.6+1.5=2.1nH 。注意，实际上安装一个电容至少要两个过孔，寄生电感是串联的，如果只用两个过孔，则过孔引入的寄生电感就有 3nH。但是在电容的每一端都并联几个过孔，可以有效减小总的寄生电感量，这和安装方法有关。安装后的
47、谐振频率为：可见，安装后电容的谐振频率发生了很大的偏移，使得小电容的高频去耦特性被消弱。在进行电路参数设计时，应以这个安装后的谐振频率计算，因为这才是电容在电路板上的实际表现。安装电感对电容的去耦特性产生很大影响，应尽量减小。实际上，如何最大程度的减小安装后的寄生电感，是一个非常重要的问题，本文后面还要专门讨论。电源完整性设计（7）局部去耦设计方法局部去耦设计方法我们从一个典型逻辑电路入手，讨论局部退耦设计方法。图 7 是典型的非门（NOT GATE）电路。当输入（Input）低电平时，Q1 打开，拉低 Q2 的基极，因此 Q4 的基极被拉低，Q3 打开，输出（Output）高电平。图 7 非
48、门内部逻辑实际电路设计中，器件之间相互连接构成完整系统，因此器件之间必然存在相互影响。作为例子，我们级联两个非门，如图 8 所示，看看两个器件之间怎样相互影响。理想的情况应该是：第一个非门输入逻辑低电平（逻辑 0），其输出为高电平，第二个非门输入为第一个的输出，也为高电平，因此第二个非门输出低电平。为保证逻辑电路能正常工作，表征电路逻辑状态的电平值必须落在一定范围内。比如对于 3.3V逻辑，高电平大于 2V 为逻辑 1，低电平小于 0.8V 为逻辑 0。当逻辑门电路的输入电平处于上述范围内时，电路能保证对输入逻辑状态的正确判断。当电平值处于 0.8V 到 2V 之间时，则不能保证对输入逻辑状态
49、的正确判断，对于本例的非门来说，其输出可能是逻辑 0，也可能是逻辑 1，或者处于不定态。因此输入电平超出规定范围时，可能发生逻辑错误。逻辑电路在设计时采用了很多技术来保证器件本身不会发生这样的错误。但是，当器件安装到电路板上，板级系统的其他因素仍可能导致类似错误的发生。图 8 中级联的两个非门共用电源端Vcc 和接地端 GND。Vcc 到每个非门供电引脚间都会存在寄生电感，每个非门的地引脚到 GND 之间也同样存在寄生电感。在实际板级电路中设计中，寄生电感不可避免，电源平面、地平面、过孔、焊盘、连接焊盘的引出线都会引入额外的寄生电感。图 8 已经画出了电源端和地端的寄生电感。当第一个非门输入高电平，其输出低电平。此时将会形成图中虚线所示的电流通路，第一个非门接地处寄生电感上的电压为：V=L*di/dt。这里 i 为逻辑转换过程形成的瞬态电流。如果电路转换过程非常快（高速器件内部晶体管转换时间已经降到了皮秒级），di/dt 将是个很大的值，即使很小的寄生电感 L 也会在电感两端感应出很大的电压 V。对于一些大规模逻辑芯片，接地引脚是内部非常多的晶体管共用的，这些晶体管同时开关的话，将产生很大的瞬态电流，再加上极
