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类型第4章电路基础.ppt

  • 上传人:dzzj200808
  • 文档编号:4386041
  • 上传时间:2018-12-26
  • 格式:PPT
  • 页数:99
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    第4章电路基础.ppt
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    1、第四章 常用组合模块电路及应用,编码器 译码器 数据选择器和数据分配器 算术运算电路 数据比较器 奇偶发生/校验电路 中规模组合模块电路综合应用,4.1 编码器,编码器定义和功能 8线3线 二进制编码器 8421BCD码编码器 83二进制优先编码器74148扩展应用 习题与答案,返回,1. 编码器定义和功能,编码:将一组信号按一定规律编码,每一组代码都有确定的含义。,编码器:实现编码功能的逻辑电路,返回,2. 8线3线 二进制编码器,表达式:,返回,3. 8421BCD码编码器,与或表达式,与非与非表达式,返回,4. 83二进制优先编码器74148,EI:输入使能 EO:输出使能 S:状态,优

    2、先编码器74148电路图,74148符号与引脚排列,引脚排列,符号,返回,5. 扩展应用,用2片“83”优先编码器组成“164”优先编码器,返回,4.2 译码器,译码器定义和功能 简单译码器 集成38译码器74138功能表译码器功能扩展 译码器应用产生逻辑函数 七段数码显示译码器 习题与答案,返回,1. 译码器定义和功能,译码:将具有特定含义的输入代码转换成相应的输出信号。,m2n,译码器主要有二进制、二十进制等。,译码器:实现译码功能的逻辑电路,返回,2. 简单译码器,2线4线译码器:,1线2线译码器:,返回,3. 集成38译码器74138功能表,表达式:,使能信号有效时:,使能信号G1:高

    3、电平有效; G2A、 G2B :为低电平有效,74138的符号与引脚排列,引脚排列,符号,返回,4. 译码器功能扩展,2片38译码器扩展为416译码器,方案一:,译码器功能扩展,2片38译码器扩展为416译码器,方案二:,译码器功能扩展,用3-8译码器74138和2-4译码器74139扩展成5-32译码器。,返回,5. 译码器应用产生逻辑函数,3-8译码器表达式:,任何逻辑函数都可表示成最小项之和形式:,所以可以用译码器和与非门实现逻辑函数。一般,n个输入端的译码器可实现n变量的逻辑函数。,译码器实现逻辑函数实例1,实例1:设计用3-8译码器实现全减器功能的电路。全减器功能表:,实例1表达式及

    4、实现,解:表达式,把译码器输入A2、A1、A0分别接全减器的输入Ai、Bi、Ci-1 ,则输出表达式变为:,实例1电路,译码器实现逻辑函数实例2,实例2:用3-8译码器实现多输出函数:,解:首先用两片3-8译码器扩展成4-16译码器,然 后用4-16译码器实现4变量函数。,实例2表达式及实现,所以:,实例2电路,返回,6. 七段数码显示译码器,七段数码显示器:,七段译码器功能表,七段显示译码器表达式,七段显示译码器表达式,七段显示译码器原理电路,7448显示功能:,下表中:字段ag, 1-亮、 0-灭输入端:1-高电平、0-低电平、X-任意态,7448是一种集成共阴七段译码器,7448功能表,

    5、7448符号及引脚排列,仅显示有效数字的实例,返回,4.3 数据选择器和数据分配器,数据选择器 4 -1数据选择器(MUX) 常用MUX表达式和功能表 8-1 MUX74151 功能表 数据选择器功能扩展 数据选择器应用实例 数据分配器 数据分配器原理 数据分配器功能表 用译码器做数据分配器 数据分配器扩展 实现数据传输 习题与答案,返回,4.3.1 数据选择器(MUX),4 -1数据选择器 常用MUX表达式和功能表 8-1 MUX74151 功能表 数据选择器功能扩展 通道扩展 位扩展 数据选择器应用实例,返回,1. 4 -1数据选择器,四选一选择器原理及符号,4-1MUX 74153原理图

    6、,返回,2. 常用MUX表达式和功能表,表达式:,常见形式:,返回,3. 8-1 MUX74151 功能表,表达式:,8 -1 MUX 原理图,返回,8-1 MUX 74151符号与引脚排列,4. 数据选择器功能扩展 - 通道扩展,8-1扩展成 16-1MUX,数据选择器功能扩展-位扩展,返回,5. 数据选择器应用实例,逻辑函数的一般形式:,MUX的输出表达式:,令逻辑函数中 mi 所对应MUX输出表达式中的 Di =1,其余项所对应的Di =0,即可用MUX实现逻辑函数。,一般,具有 n 个选通端的MUX可实现 n 变量的逻辑 函数,最多可实现 n+1 个变量的逻辑函数。,数据选择器应用实例

    7、1,实例1:用8-1选择器74151实现函数:,解:,令74151的通道选择信号S2、S1、S0分别接A、B、C,数据输入端D0、D1、D2、D4接低电平,D3、D5、D6、D7接高电平,即可实现电路。,数据选择器应用实例1电路,Y,数据选择器应用实例2,实例2:用一片数据选择器74151和必要的门设计一个电路,输入为4位二进制数,当输入数据能被2或5整除时输出为1,否则输出为0。,解:设输入的4位二进制数为ABCD,输出用Y表示,则真值表如下:,数据选择器应用实例2表达式,令8-1MUX的通道选择信号S2、S1、S0分别接A、B、C, 则(mi 是S2、S1、S0的最小项):,整理得:,数据

    8、选择器应用实例2电路,Y,数据选择器应用实例3,实例3:用8-1MUX设计一个序列码10100110发生器。,解: 令D0D7=10100110,且S2S1S0从000开始按加1规律变化,即可实现电路。,Y,数据比较器应用实例4:,返回,用译码器和选择器实现数据比较: A(A3A2A1A0)=B(B3B2B1B0),Y=0,4.3.2 数据分配器(DEMUX),数据分配器原理 数据分配器功能表 用译码器做数据分配器 数据分配器扩展 实现数据传输,返回,1. 数据分配器原理,1-4 DEMUX原理和电路图,返回,2. 数据分配器功能表,返回,3. 用译码器做数据分配器,mi 是A2 、 A1 、

    9、 A0的一个最小项,返回,4. 数据分配器扩展,返回,5. 实现数据传输,返回,4.4 算术运算电路,半加器 全加器 多位二进制全加器 超前进位加法器 算术逻辑单元电路 8421BCD码加减运算电路 习题与答案,返回,1. 半加器,半加器: 半加器是不考虑低位进位的加法器,符号:,返回,2. 全加器,全加器是考虑了低位进位的加法器。,表达式: Si ( A i,B i,C i-1 ) = m(1,2,4,7) = A iB iC i-1 Ci ( A i,B i,C i-1 ) = m(3,5,6,7) = A i B i +(A iBi)C i-1,符号:,返回,3. 多位二进制全加器,一种

    10、四位并行输入,并行输出的全加器如下图:,缺点:速度慢,返回,4. 超前进位加法器,电路中各位的进位信号由专门的进位信号产生电路(进位门)同时产生。,令:Gi = AiBi (进位产生函数) Pi = Ai+Bi 或 AiBi (进位传递函数)则:Ci = Gi + Pi Ci-1所以有: C0 = G0 + P0 C-1 C1 = G1 + P1 C0 C2 = G2 + P2 C1 C3 = G3 + P3 C2,各位的进位,逐次代入得下式(式4.1): C0 = G0 + P0 C-1 C1 = G1 + P1 C0 = G1 + P1 G0+ P1P0 C-1 C2 = G2 + P2

    11、C1 = G2 + P2 G1+ P2P1 C0 = G2 + P2 G1+ P2P1 G0+ P2P1 P0C-1 C3 = G3 + P3 C2 = G3 + P3 G2+ P3P2 C1 = G3 + P3 G2+ P3P2 G1+ P3P2 P1C-1= G3 + P3 G2+ P3P2 G1+ P3P2 P1G0+ P3P2 P1 P0C-1,式4.1说明只要各位数据和低位进位同时输入,各位之间的进位信号与和就能同时产生。,和的产生,式3.2:S0 = A0B0C-1 S1 = A1B1C0 S2 = A2B2C1 S3 = A3B3C2 由式3.1和3.2可以构成四位超前进位加法器

    12、。 超前进位四位二进制全加器7483/283逻辑符号如下图:,A3A2A1A0:被加数 B3B2B1B0:加数 C-1:进位输入(Cin) C3:进位输出(Cout),7483/283符号与引脚排列,超前进位产生器74182符号,G0G3:进位产生输入,P0P3:进位传递输入,G:进位产生输出G= G3 + P3 G2+ P3P2 G1+ P3P2 P1G0,P:进位传递产生输出P=P3P2 P1 P0,C-1:进位输入,C0C2:进位输出,C0 = G0 + P0 C-1 C1 = G1 + P1 G0+ P1P0 C-1 C2 = G2 + P2 G1+ P2P1 G0+ P2P1 P0C

    13、-1,超前进位产生器74182引脚排列,二进制加法器的扩展,例: 用四位二进制加法器7483实现16位二进制加法运算。解:如下图所示,IC3IC0为四位并行加法 器或四位超前进位加法器。,二进制加/减可控运算电路,返回,5. 算术逻辑单元电路,算术逻辑单元可对输入数据进行算数或逻辑运算。简单算术逻辑单元原理图如下:,简单算术逻辑单元74381,算术逻辑单元74381是一个集算数、逻辑和比较功能于一体的具有正负逻辑控制功能的四位算逻单元,其功能表如下:,74381符号和引脚排列,算术逻辑单元74181 功能表:,74181引脚排列,S3S2S1S0 :功能选择信号;F3F2F1F0 :输出数据;

    14、 A3A2A1A0,B3B2B1B0:输入数据; C-1:进位输入;C3:进位输出;P:进位传递,P=P3P2 P1 P0 G:进位产生, G= G3 + P3 G2+ P3P2 G1+ P3P2 P1G0,构成16位超前进位加法器,返回,6. 8421BCD码加运算电路,8421BCD码加法器:8421BCD码是用四位二进制数表示09的一种编码,其中有6种状态多余。当两个8421BCD码相加的和小于9时,和也是8421BCD码;但当和大于9时,它既不是二进制也不是8421BCD码,此时需将结果进行修正,以取得正确的8421BCD码。修正方法:在原来和的基础上再加6。修正结果见下页表,修正结果

    15、表,化简,(2),C = C + S8 S4 +S8 S2,需要修正的情况: (1) 加的结果有进位 C 产生 (2) 加的结果 S8 S4 S2 S1 在10101111之间 修正方法:在加的结果上再加6 所以修正后的进位 C=(1)+(2),实现电路,返回,4.5 数据比较器,一位二进制比较 多位二进制数比较原理 74LS85逻辑电路图 7485电路符号 7485使用与扩展 四位比较 八位比较 二十位比较 24位比较,返回,1. 一位二进制比较,真值表:,返回,2. 多位二进制数比较原理,如果高位已比较出“”或“”, 低位不需要进一步比较, 否则要进一步比较低位数据。四位二进制数比较器(7

    16、4LS85)真值表如下:,返回,3. 74LS85逻辑电路图,返回,4. 7485电路符号,7485电路符号 A3 A2A1 A0 和B3B2 B1 B0 : 数据输入 AB AB AB A=B : 比较结果输出,返回,5. 7485使用与扩展-四位比较,7485使用与扩展-八位比较,7485使用与扩展-二十位比较,7485使用与扩展-24位比较,返回,7485使用与扩展-三个二进制数比较,4.6 奇偶发生/校验电路,奇偶校验位的产生 奇偶校验输出表达式 校验位产生电路 电路符号 习题与答案,返回,1. 奇偶校验位的产生,返回,2. 奇偶校验输出表达式,奇校验输出表达式: O=b0 b1 b2

    17、 b3 b4 b5 b6,返回,3. 校验位产生电路,返回,4. 电路符号,返回,4.7 中规模组合模块电路综合应用,实例1 实例2 习题与答案,返回,实例1,实例1:试用两片四位加法器7483和一片四位二进制比较器7485,设计8421BCD码加法电路,解:8421BCD码A、B相加有两种结果:A+B 9:在和的基础上 +6,结果才是8421BCD码,所以可用一片加法器7483做 A+B,加的结果作为比较器7485的输入,与1001比较在用一片加法器7485做 +6 运算。,实例1电路,返回,实例2,实例2:试用四位二进制加法器7483将两位用8421BCD码表示的2位十进制数转换成二进制数

    18、。,根据权值可展开为:(N)10 = D80 80 + D40 40 + D20 20 + D10 10+ D8 8 + D4 4 + D2 2 + D1 1= D80 (64+16) + D40 (32+8) + D20 (16+4)+ D10 (8+2) + D8 8 + D4 4 + D2 2 + D1 1= D80 26 +D40 25 +(D80 + D20 ) 24+(D40 + D10 + D8 ) 23 +(D20 + D4 ) 22+(D10 + D2 ) 21 +D1 20,解:设十位数的8421BCD码为D80 D40 D20 D10 ,个位数 的8421BCD码为D8 D4 D2 D1,则两位十进制数可表示为:(N)10= D80 D40 D20 D10 D8 D4 D2 D1,实例2电路,返回,(N)10 = D80 26 +D40 25 +(D80 + D20 ) 24 +(D40 + D10 + D8 ) 23 +(D20 + D4 ) 22 +(D10 + D2 ) 21 +D1 20,

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