1、3.7 Quartus设计简介,一、Quartus的设计流程 二、Quartus的图形用户界面 三、Quartus的图形用户界面功能,3.7.1 Quartus简介,一、 Quartus 的设计流程,(1),(2),(4),(5),(3),设计要求,设计输入,功能仿真,综合,布局布线,时序分析,时序仿真,编程、配置,设计修改,(6),(7),全编译,（3） Synthesis- Translate Design into Device Specific Primitives- Optimize Design to Meet Required Area & PerformanceConstrai
2、nts,Design Specification,（4） Place & Route- Map Primitives to Specific Locations InsideTarget Technology with Reference to Area &Performance Constraints- Specify Routing Resources to Be Used,（1） Design Entry/RTL Coding- Behavioral or Structural Description of Design,（2） Function Simulation- Verify L
3、ogic Model & Data Flow (No Timing Delays),LE,M512,M4K,I/O,（5） Timing Analysis- Verify if Design Meets Timing Performance Specifications,（6） Timing Simulation- Verify if the logic function and timingperformance are correct(With Timing Delays),（7） PCB Simulation & Test- Simulate Board Design- Program
4、& Test Device on Board,几乎所有这些步骤可由 EDA 工具自动完成! 设计人员只需简单地以适当的设计输入方式来描述其设计.,二、Quartus的图形用户界面,2 Status窗口,3 主工作区域,4 Change Manager窗口,1 Project Navigator窗口,5 Messages窗口,6 Tcl console窗口,三、 Quartus的图形用户界面功能,1 Design Entry（设计输入） Text Editor Block & Symbol Editor MegaWizard Plug-In Manager Assignment Editor F
5、loorplan Editor,2 Synthesis（综合） Analysis & Synthesis VHDL, Verilog HDL & AHDLDesign AssistantRTL Viewer Technology Map ViewerIncremental Synthesis,3 Place & Route（布局布线） Fitter Assignment Editor Floorplan Editor Chip Editor Report Window Resource Optimization Advisor Design Space Explorer,4 Timing An
6、alysis（时序分析） Timing Analyzer Report Window Technology Map Viewer5 Simulation（仿真） Simulator Waveform Editor,10 EDA Interface（EDA界面） EDA Netlist Writer11 Power Analysis（功耗分析） PowerPlay Analyzer Tool PowerPlay Early Power Estimator12 Timing Closure（时序逼近） Floorplan Editor LogicLock Window Timing Optimiz
7、ation Advisor Design Space Explorer,6 Programming（编程） Assembler Programmer Convert Programming Files7 System-Level Design（系统级设计） SOPC Builder DSP Builder8 Software Development（软件开发） Software Builder9 Block-Based Design（基于块的设计） LogicLock Window Floorplan Editor VQM Writer,13 Debugging（调试） SignalTap I
8、I SignalProbe In-System Memory Content Editor RTL Viewer Technology Map Viewer Chip Editor14 Engineering Change Management（工程变动管理） Chip Editor Resource Property Editor Change Manage,3.7.2 设计输入,一、创建工程 二、图形设计输入方法 三、文本输入方法 四、建立存储器编辑文件 五、创建顶层图形设计文件,Quartus II Text Editor文本输入 AHDL, VHDL, Verilog HDL Memo
9、ry Editor存储器输入 HEX, MIF Schematic Design Entry图形设计输入 3rd-Party EDA Tools第3方EDA工具 EDIF HDL VQM（Verilog Quartus Mapping） Mixing & Matching Design Files Allowed,EDA设计输入方法,设计输入文件,Quartus II Memory Editor,Quartus II Text Editor,Top-level design files can be .bdf, .tdf, .vhd, .vhdl, .v, .vlg, .edif or .ed
10、f,Block File,Symbol File,Text File,Text File,Imported from third-party EDA tools,Mentor Graphics, Synopsys, Synplicity, etc.,Generated within Quartus II,Text File,Text File,.v, .vlg,.vhd, .vhdl, vqm,MegaWizardManager,一、 创建工程 1. 打开创建工程向导 执行菜单命令“ File New Project Wizard”，打开Introduction对话框。单击“Next”。,2.
11、 选择所建立工程的工作目录，输入工程名称、顶层实体名 工程名称可以是任何名字，建议使用和顶层实体名相同的名字。 顶层实体名称必须和顶层文件名字相同！ 单击“Next”。,最好每个工程都有自己的工作目录！,工作目录和工程名不能有空格和汉字！,3. 加入设计文件（必要时） （1）单击Add按钮，从其他工作目录中选择所需要的现成的源文件（只是指向该文件位置） ； （2）单击“User Library Parameters”按钮，可以加入用户自己定义的库函数：选择其路径和文件名，单击“Add”加入。 （3）单击“Next”。,第3步也可以略过，以后再创建设计文件，或者以后再用“ProjectAdd/R
12、emove Files in Project”命令将其他工作目录中的文件添加到本工程中。,4. 指定第三方对代码进行综合和仿真的工具（需要时） 在安装Quartus II软件时，缺省的情况下安装了综合和仿真工具，也可以选择Quartus II软件支持的其它综合或仿真工具。 在弹出的对话框中，选择适当的工具，或者什么也不选，单击“Next”。,5. 指定目标器件类型 在“Family”栏中选择“Stratix II”，选择“Yes”单选钮； 单击“Next”； 在下一对话框中选择具体的器件型号，然后单击“Next”。,6. 完成 在最后一步中，显示了在前面几步中所做选择的信息。确认无误后单击“F
13、inish”。,执行“Assignments Settings” 菜单命令，弹出“Settings”窗口 Files添加和删除文件； User Libraries添加用户库； Device更改器件系列； EDA Tool Settings设置其它EDA工具； Timing Analyzer定时分析设置 Simulator仿真设置：选择功能仿真或时序仿真,对工程设置进行修改,二、图形设计输入方法 图形设计文件的创建 利用库函数Library Function (Block)画原理图 逻辑门、触发器、引脚和其它基本单元符号 Altera兆功能函数（Megafunction）和 LPM (Libra
14、ry of Parameterized Modules，参数化的模型库） 为Verilog、VHDL或AHDL设计文件创建符号 使用导线和总线连接所有的图形块（Block）图形编辑器（Schematic Editor）的使用 创建简单的测试设计文件来理解Altera的兆功能函数 PLL, LVDS I/O, Memory 创建顶层图形文件便于查看和连接 又称为块编辑器（Block Editor）,可以原理图（ Schematic）和结构图（Block Diagram）形式输入和编辑图形设计信息。,例 4位乘法器的设计：在资源管理器下新建schematic文件夹，并在其中创建工程mult4x4.
15、qpf，新建图形文件mult4x4.bdf。,mult4x4.bdf,建立图形设计文件 的方法： 1. 建立一个新文件 执行File-New命令，打开“New”对话框； 选择 “Device Design Files”标签下的“Block Diagram/Schematic File”； 单击OK，打开图形编辑器。文件名后缀为.bdf,工作区域,常用快捷按钮,图形编辑器界面,2. 输入图元和宏功能符号 在窗口的空白处双击鼠标左键，或单击符号工具按钮 或选择菜单“EditInsert Symbol”，打开“Symbol”对话框；,在“Libraries”栏中单击某单元库前的加号，选择所需图元或符
16、号名； 单击“OK”。,若已知图元或符号在库中的名字，可在“Symbol”对话框的“Name”栏中直接键入名称（如input、output）！,当符号放置好后，单击鼠标右键，选择下拉菜单的 Properties项，弹出“Symbol Properties”对话框，可修改符号的属性（如实例名、端口状态、LPM的参数等）。,Quartus 的模块库（在c:/altera/quartus50/libraries下有3个库）： （1）Megafunctions（兆功能函数）：包含许多可直接使用的参数化模块 arithmetic （参数化累加器、乘法器、比较器、计数器、除法器等） embedded_lo
17、gic（双端口RAM） gates （参数化与门、或门、三态缓冲器、译码器、多路选择器等） IO（各种I/O接口电路模块） storage（参数化D触发器、锁存器、FIFO、ROM等）,丰富的设计库(基本逻辑块、74系列器件、 特殊的逻辑宏函数、参数化模块),（2）others（其他库）：包括与MAX+PLUS 兼容的所有中规模器件，如74系列器件及特殊的逻辑宏函数 如多路选择器，计数器，加法器，比较器，乘法器 （3）Primitives（基本单元符号库）：包含所有的Altera基本图元 buffer：缓冲器 logic：各种扇入的与门、或门等； other：电源、地等； pin：input，
18、output，bidir storage：D触发器、JK触发器、锁存器等,3. 结构图（Block Diagram）输入方法,自顶向下的设计方法,blocktest.bdf,步骤： （1）新建一个图形设计文件。 （2）选择工具条上的块工具按钮 ，拖动鼠标画图形块；单击鼠标右键，选择下拉菜单的Block Properties项，弹出“Block Properties”对话框，在其中设置图形块的属性：在General标签页中设置图形块的名称；在I/Os标签页中设置图形块的I/O端口名和类型。,（3）建立连线 在图形块、标准符号和端口间用信号线（Node Line）、总线（Bus Line）或管道（
19、Conduit Line）建立连线。,总线,管道,信号线,画信号线,画总线,画管道,（4）“智能”模块连接 用管道连接两图形块时，若两边端口名称相同，则不必在管道上加标注，两边端口将自动产生连接关系。 在某管道上单击鼠标右键，选择下拉菜单的Conduit Properties项，弹出“Conduit Properties”对话框，将在其中显示两图形块之间相互连接的信号对应关系。,（5）模块端口映射指定模块的信号对应关系 若管道连接的两个图形块端口名称不相同，或图形块（如block_B)与符号(lpm_mult0）相连，则需对图形块端口进行I/O映射。,Mapper,映射器注释框,在进行I/O映
20、射前，应对所有的信号线和总线命名！,在图形块上选择映射器（Mapper），双击鼠标左键，弹出“Mapper Properties”对话框，在Mappings标签页中设置信号映射； 单击Add按钮和确定按钮完成设置。,选中菜单项“ViewShow Mapper Tables”，则屏幕上将显示映射器注释框！,（6）为每个图形块生成硬件描述语言（HDL）或原理图设计文件 首先保存当前图形设计文件（类型为.bdf）； 右击某图形块，从下拉菜单中选择“Create Design File from Selected Block”; 从弹出的对话框中选择要生成的文件类型，并确定是否要将该设计文件添加到当前
21、的工程文件中； 单击“OK”，再单击“确定”。,若在生成图形块的设计文件后，对顶层图形设计文件的图形块的端口名和端口类型进行了修改，则应右击该图形块，选中菜单项“Update Design File from Selected Block” ，对生成的底层文件端口自动更新！,1,2,3,4. 使用MegaWizard Plug-In Manager进行宏功能模块的实例化 Altera提供的宏功能模块： LPM ：Library of Paramerterized Modules（如乘法器、累加器）； MegaCore（如FFT、FIR等）； AMMP（ Altera Megafunction
22、Partners Program），如PCI、DDS MegaWizard Plug-In Manager运行一个向导，用于设置参数值和选择端口 三种方法： 方法一：执行“Tools MegaWizard Plug-In Manager”菜单命令； 方法二：在原理图设计文件的Symbol对话框中单击“MegaWizard Plug-In Manager”按钮； 方法三：在命令提示符下键入qmegawiz命令。,预先设计好的设计模块,pipemult.bdf,输入：clk1，dataa70 ，datab70 ，wraddress40 ，rdaddress40 ，wren 输出：q150 流水线级
23、数：2,使用MegaWizard Plug-In Manager创建一个88乘法器,例 1,1）（事先在资源管理器下新建一个文件夹）创建一个新的工程（如pipemult.qpf）； 2）新建一个原理图文件（如pipemult.bdf）； 3）使用MegaWizard Plug-In Manager构建一个88乘法器： （1）执行“Tools MegaWizard Plug-In Manager”菜单命令，弹出一对话框； （2）选择“Create a new custom megafunction variation”选项，单击“Next”按钮，弹出一对话框； （3）在宏功能模块库中选择宏功能模
24、块（LPM_MULT），选择输出文件类型，键入输出文件名（如mult）；,方法一操作步骤,宏功能模块,输出文件类型,输出文件名,（4）单击“Next”，根据需要，设置宏功能模块的端口和参数：device family: Stratix IIoutput file type: Verilog HDLoutput file name: multdataa port width: 8datab port width: 82 stage pipeline (latency)generate .v & .bsf files,（5）单击“Finish”，完成宏功能模块的实例化。,选中,4）将刚创建的宏功能
25、模块添加到原理图中 （1）双击原理图文件（如pipemult.bdf）空白处，打开“Symbol”对话框，展开“Project”，选择刚创建的宏功能模块mult，单击“OK”按钮； （2）移动鼠标，将宏功能模块放置到适当位置。,5）将其他工作目录中现成的源文件添加到本工程中,执行“Project Add/Remove Files in Project”菜单命令，打开Settings对话框，将Lab1中的ram.vhd添加到本工程中。,（1）,（2）,（3）,（4）,或直接调用c:/libraries/megafunctions/storage中的LPM_RAM_DP,6）为ram.vhd创建模
26、块符号ram.bsf打开ram.vhd文件，执行“Create/Update Create Symbol Files for Current File”菜单命令。,7）将模块符号ram.bsf放置到原理图中方法同第4步8）建立完整的原理图设计文件（连线、放置引脚、命名）方法见后面“6. 建立完整的原理图设计文件”,1）调入宏功能模块符号（1）双击原理图文件空白处，打开“Symbol”对话框；（2）在“Libraries”中选择“c:/altera/quartus50/ libraries”下的适当路径，单击所需的宏功能模块； （3）单击“OK”，将此宏功能模块放入原理图中。,宏功能模块实例化的
27、另一种方法：在原理图设计文件的Symbol对话框中选择宏功能函数库，直接设置宏功能模块的参数,2）设置需要的端口：双击模块右上角的参数设置框，弹出“Symbol Properties”对话框，在“Ports”标签中选择所需的端口名，将其状态设置为“Used”；不用的端口将其状态设置为“Unused” 。,双击参数设置框，则弹出,3）设置需要的参数：在“Parameter s”标签中选择所需的参数名，设置适当的值；单击“确定”。,8x8mult.bdf,lpm_mult有6个端口aclr，clock，dataa ，datab ，result，sum。用到其中4个端口： clock，dataa ，
28、datab ，result 有9个参数，用到其中3个： LPM_WIDTHA = 8dataa 的宽度 LPM_WIDTHB = 8datab 的宽度 LPM_PIPELINE = 2流水线级数,利用直接设置宏功能模块参数的方法设计一个8 8乘法器,例 2,5. 从设计文件创建模块 为设计好的工程文件生成一个模块符号文件（Block Symbol Files，.bsf），供高层设计调用 （1）创建符号 执行“Create/Update Create Symbol Files for Current File”菜单命令,（2）调用符号 在原理图中双击鼠标左键，打开“Symbol”对话框； 展开“
29、Project”，选择刚创建的模块符号，单击“OK”按钮； 移动鼠标，将模块放置到适当位置。,（3）编辑符号 选中符号，执行“Edit Edit Selected Symbol”菜单命令，或右击该符号，选择“Edit Selected Symbol” 命令，进入符号编辑界面； 调整符号中端口的位置或顺序，或调整符号的大小； 单击保存按钮，保存修改后的符号；在图形文件中右击该符号，选择“Update Symbol or Block” 命令，更新符号。,需要修改符号时,6. 建立完整的原理图设计文件（连线、放置引脚并命名） （1）连线 包括信号线（Node Line），总线（Bus Line） 利
30、用窗口左边的工具箱里的折线按钮。 当需要连接两个端口时，只需将鼠标移动到其中一个端口上，当鼠标变为十字形状时，一直按下鼠标并拖动到另一端口，松开左键即可。 （2）放置输入和输出引脚 引脚类型：输入（ INPUT），输出（ OUTPUT），双向（Bidir） 双击鼠标左键，打开“Symbol”对话框，在“Name”框中键入“INPUT”（或“OUTPUT”），选择“OK”。 或在primitive的pin库中选择。,（3） 为引线和引脚命名 为引线命名：单击引线，键入节点名。,注：对于n位总线，可采用An-10 的形式命名，如data70,为引脚命名：在引脚的PIN_NAME处双击鼠标左键，此时
31、PIN_NAME反白显示，键入引脚名，回车，则鼠标指针直接跳到下一个引脚，可继续为其他引脚命名。,注：输入引脚和输出引脚不仅可以是单一的信号，也可表示一组总线，只需将引脚的名字命名为总线名，如d70即可。,例1 4位同步、可预置位加法计数器,输入、输出引脚可命名为总线,7. 保存设计文件 用File Save As命令,8. 设置图纸大小和方向 用File Page Setup命令（大小可选择3 x 5in或A4、A4 Long、A5、A6、B5、B6、C5、DL等）,将设计文件添加到当前工程中,三、文本输入方法（Text Design Entry） 利用AHDL、VHDL、Verilog H
32、DL语言或Tcl脚本语言进行文本设计。 支持VHDL 、Verilog HDL 、AHDL语言； 适于描述复杂逻辑功能； 便于设计的保存、移植和复用； 结果易仿真，便于观察； 但依赖于好的综合器； 适于规范、易于语言描述、易于综合、速率较低的电路。,1. 建立一个新工程或打开一个已有的工程 用File New Project Wizard命令或File Open Project 命令 2. 建立一个新文件 用File-New命令，在Device Design Files标签下选择文件类型为“AHDL File”（或Verilog HDL File 或VHDL File ） 。 3. 输入HDL
33、语言程序 4. 保存文件 用File Save As命令（用AHDL语言编写的文件名后缀为.tdf，用VHDL语言编写的文件名后缀为.vhd，用Verilog HDL语言编写的文件名后缀为.v） 。 5. 创建一个默认的逻辑符号（后缀为.bsf），供高层设计调用。 用“Create/Update Create Symbol Files for Current File”菜单命令,步骤：,使用语言模板,可快速准确地创建HDL文本文件。在文本编辑器中当前位置单击鼠标右键，选择Insert Template选项，或单击“插入模板”快捷按钮,设计技巧,一次只能有一个工程为当前工程，用“File Rec
34、ent Projects”命令可在最近的几个工程间切换。,选择语言,选择模板,预览,输入： 4位BCD码data30 输出：a，b，c，d，e，f，g,逻辑符号,例3 利用Verilog HDL语言设计一个7段共阴极LED数码管译码器。,decoder_7seg.v,在always块内被赋值的信号必须定义为寄存器型！,四、建立存储器编辑文件 当在设计中使用了器件内部的存储器模块（RAM、ROM或双口RAM）时，需要对存储器模块进行初始化。 可利用存储器编辑器（Memory Editor）建立或编辑Intel Hex格式（.hex）或Altera存储器初始化格式（.mif）的文件。,（1）新建一
35、个存储器初始化（.mif）文件 执行“FileNew”菜单命令，在New对话框中选择“Other Files”标签，选择“Memory Initialization File”，单击“OK”，在弹出的对话框中输入字数和字长，单击“OK” 。,1. 创建存储器初始化文件,1 File New Other Files标签,2 HEX format 或 MIF format,3,（2）打开存储器编辑窗口 （3）改变编辑器选项利用“View”菜单命令，改变地址或字的显示格式等,（4）编辑存储器内容选择要编辑的字（反白显示），直接输入内容。 （5）保存文件文件后缀为.hex或.mif。,2. 在设计中使
36、用MegaWizard Plug-In Manager创建一个存储器模块,（1）执行“Tools MegaWizard Plug-In Manager”菜单命令，在弹出的对话框中选择“Create a new custom megafunction variation”选项，单击“Next”按钮，弹出一对话框； （2）在宏功能模块库中展开storage库，从中选择增强型参数化双端口RAMLPM_RAM_DP+，选择器件系列，输出文件类型，键入输出模块名（如TestRAM）； （3）在下一个对话框中选择“With one read port and one write port”项，在存储容量中
37、选择“As a number of words”项，单击“Next”按钮；,（4）在弹出的对话框中选择存储器字数（256）和字长（8），单击“Next”按钮；,（5）在时钟使用方法中选择“Single clock”项，单击“Next”按钮；,（6）在第7、8个页面中使用默认设置，连续单击“Next”按钮； （7）在第9个页面中指定存储器的初始化格式文件（.mif或.hex） ，单击“Next”按钮；,（8）单击“Finish”按钮，完成RAM模块的创建。 （9）在图形编辑器的Symbol对话框中选择Project库，从中调入上面生成的RAM模块。,五、 创建顶层图形设计文件 顶层图形设计文件即
38、是把一个设计的各个子模块符号放在一个图形文件中，以描述设计的总体功能。 采用图形设计文件，便于表达各个子模块的连接关系和芯片内部逻辑到引脚的接口。 用文本输入或图形输入方式描述各子模块，并生成模块符号（.bsf）； 使用图形编辑器创建顶层图形设计文件(文件名后缀为.bdf )； 将各模块符号放置到图中，放置输入、输出引脚，连线。,例：设计一个电子秒表电路second.bdf ，使其按0.01s的步长进行计时。假设输入时钟周期为0.1ms 。该电子秒表具有清零和启动/停止计数功能，并用数码管显示其秒高位、秒低位，百分秒高位、百分秒低位。为便于显示，秒和百分秒信号均采用BCD码计数方式。整个电路分
39、为时钟分频电路（将T = 0.1ms分频为T = 0.01s） 、 2位十进制计数器和7段LED数码管译码器3个子模块。,电子秒表电路second.bdf,仿真文件second.vwf,Grid Size= 0.1ms End Time=65s， Tclk =0.1ms,3.7.3 设计的编译,一、Quartus的编译器的功能 二、编译的步骤 三、在底层图编辑器中观察或调整适配结果 四、引脚锁定,一、 Quartus的编译器的功能 编译器既能接受多种输入文件格式，又能输出多种文件格式。 输入文件 图形文件(.bdf)；文本文件，如：Verilolg HDL文件(.v)，AHDL文件(.tdf)
40、， VHDL文件(.vhd)；波形输入文件（.wdf） 第三方EDA工具输入文件，如EDIF文件(.edf)，库映射文件(.lmf)，OrCAD文件(.sch)，Xilinx文件(.xnf)，VQM文件（.vqm）输出文件 设计校验文件，如模拟器网表文件(.snf)，第三方EDA工具（如Modelsim）所用的网表文件 (.vo，.vho) 编程目标文件,如MAX系列（CPLD）的.pof文件，FLEX10K、ACEX1K、Cyclone、Stratix系列FPGA的.sof文件,处理与设计项目有关的所有设计文件。 检查句法错误及普通易犯的设计错误。 进行逻辑综合（选择合适的逻辑化简算法，去除
41、冗余逻辑）。 布局布线。 为仿真和定时分析产生输出文件（.snf或.vo，.vho） 。 为编程目标器件产生输出文件（.pof或.sof ）。,编译器的功能,注：编程文件名与工程名同名；编程文件名不一定同顶层设计文件名；一个工程只有一个编程文件。,表3-1 Quartus编译器功能模块描述,Quartus编译器的典型工作流程,各种设计输入文件,.vo、.vho输出文件,.pof、.sof编程文件,二、编译的步骤 1. 打开要编译的工程用“FileOpen Project ”或“FileRecent Projects”命令,2. 打开编译器窗口 执行“Tools Compiler Tool”命令
42、,开始全编译,开始分析和综合,必须先指定要编译的文件为顶层实体！,3. 编译器选项设置 用以控制编译过程：指定目标器件系列、Compilation Process设置、 Analysis & Synthesis设置、Fitter设置等所有选项通过Settings对话框进行设置。 打开Settings对话框的两种方法： 方法一：执行“Assignments Settings”命令； 方法二：单击工具条上的Settings按钮。,Settings对话框的Device页面,指定未使用引脚的状态,（1）指定目标器件系列 在Settings对话框的Category栏中选择“Device”，或直接执行“A
43、ssignments Device”命令； 然后在Device页面中进行设置。,注意未使用引脚一定要指定为输入、三态引脚！,（2）Compilation Process设置 在Settings对话框的Category栏中选择“Compilation Process Settings” ； 然后在Compilation Process Settings页面中进行设置： 采取增量编译技术：打开“Use Smart compilation”选项； 节省磁盘空间：打开“Preserve fewer node names to save disk space”选项,为使重编译速度加快，一定选中此项！,（
44、3）Analysis & Synthesis设置用于优化设计的分析综合过程。 在Settings对话框的Category栏中选择“Analysis & Synthesis Settings” ； 然后在Analysis & Synthesis Settings页面中进行设置： Optimization Technique（Speed，Balanced或Area）； 选择支持VHDL和Verilog HDL的版本； 综合网表优化（Perform WYSIWYG Primitive Resynthesis，Perform Gate-Level Register Retiming）,（4） Fitt
45、er设置用于控制器件的适配情况及编译速度。 在Settings对话框的Category栏中选择“Fitting Settings” ； 然后在Fitting Settings页面中进行设置： Timing-driven compilation； Fitter effort（Standard Fit，Fast Fit，Auto Fit）； Physical Synthesis Optimizations：将适配过程和综合过程紧密结合起来（基于适配器输出重新进行综合）：包括组合逻辑的物理综合、寄存器复制的物理综合。,然后单击OK，完成设置,组合逻辑的物理综合： 在Physical Synthesi
46、s Optimizations页面中选择Perform physical synthesis for combinational logic 例如：交换LE中查找表的端口，以减小关键路径的延迟。,交换,（a）关键路径信号经过两个查找表到达输出,（b）关键路径信号只经过一个查找表到达输出,4. 进行分析综合 分析设计文件，建立工程数据库,进行分析和综合有3种方法 方法一： 在编译器窗口中，单击Start Analysis & Synthesis按钮； 方法二：执行“Processing Start Start Analysis & Synthesis”命令； 方法三：单击工具条上的Start A
47、nalysis & Synthesis快捷按钮。,分析综合窗口,Status,Messages,分析综合报告,5. 启动编译器 可以单独运行编译器的某个模块，也可以进行全编译。 启动全编译过程： （1）执行 “Processing Start Compilation”命令，或单击工具条上的全编译快捷按钮在编译过程中，自动显示状态窗口、消息窗口和编译报告窗口。,注：编译是在后台运行的，此时计算机还可进行其他工作！,设计的全编译过程,Status,Messages,Report窗口,（2）检查错误所有信息、错误和警告会在自动打开的Message 窗口中显示： 在一条消息上双击左键，或单击右键，然后
48、从弹出菜单中选择“Locate Locate in Design File”，可给错误信息定位； 选择“Help” ，可查看错误信息的详细说明。,可以定位错误在设计文件中的位置！,（3）阅读编译报告 如果编译报告窗口已关闭，单击快捷按钮可以打开编译报告。 在编译报告左边窗口点击要查看部分前的加号，然后选择要查看的部分。,三、在底层图编辑器中观察或调整适配结果 底层图 在Quartus5.x中只有时序逼近底层图（Timing Closure Floorplan），用于物理器件资源分配、查看布局、查看连接 底层图的显示方式 内部逻辑单元（Interior Cells）默认显示方式； 内部逻辑阵列块
49、（Interior LABs）； 域视图（Field View）； 器件顶视图（Package Top）； 器件底视图（ Package Bottom）,注：利用View菜单，或在打开的底层图中单击右键，可以选择不同的显示方式！,1. 在时序逼近底层图中查看适配结果 （1）打开时序逼近底层图 执行“Assignments Timing Closure Floorplan ”命令； 选择“View Color Legend Window”命令，显示颜色图例。,（2）使用时序逼近底层图 查看适配器生成的逻辑布局、用户分配，进行LogicLock区域分配，查看布线拥塞情况 利用View菜单或在当前视图上单击右键，可以切换底层图的显示方式（3）查看分配和布线 执行“View Routing”命令或直接单击工具条上的快捷按钮 可以查看节点间路径、节点的扇入和扇出、布线延时、物理时序估计、布线拥塞、关键路径等（4）进行位置和时序分配 执行“Assignments Assignment Editor”命令启动Assignment Editor进行分配 使用Node Finder进行分配 ,
