1、Time Division Multiplexing1课 程 设 计 报 告 书题 目：TDM 系统系统设计专 业：通信工程学 号：20042094姓 名：王菲授课班号：241302指导老师：张武完成时间：2006.06.24河 海 大 学 计 算 机 及 信 息 工 程 学 院Time Division Multiplexing2摘 要 :处 于 信 息 化 社 会 的 今 天 ， 在 实 际 通 信 系 统 中 ， 计 算 机 与 通 信 是 密 不 可 分 的 ， 而 且经 常 需 要 在 两 地 之 间 同 时 传 送 多 路 信 号 ， 为 了 更 有 效 地 利 用 传 输 系 统
2、 ， 人 们 希 望 通过 同 时 在 同 一 信 道 上 传 输 多 路 信 号 ， 这 时 用 到 了 所 谓 的 多 路 复 用(multiplexing)技 术 。在 TDM 系 统 中 ， 把 时 间 划 分 为 若 干 时 隙 ， 各 路 信 号 在 时 间 上 占 用 各 自 的 时 隙 ， 即 多 路信 号 在 不 同 的 时 间 内 被 传 送 ， 各 路 信 号 在 时 域 中 互 不 重 叠 。随 着 集 成 电 路 技 术 的 不 断 发 展 和 集 成 度 的 迅 速 提 高 ， 集 成 电 路 设 计 越 来 越 复 杂 ，传 统 的 利 用 原 理 图 设 计 数
3、 字 电 路 的 方 法 已 经 不 能 满 足 实 际 需 求 ， EDA 技 术 正 是 在 这 种环 境 下 凭 借 其 得 天 独 厚 的 优 势 成 为 了 现 代 数 字 电 路 硬 件 设 计 的 主 流 技 术 。 其 最 重 要的 标 志 是 它 主 要 使 用 硬 件 描 述 语 言 来 设 计 。Verilog 是 现 今 电 子 设 计 主 流 的 硬 件 描 述语 言 。 由 于 EDA 工 具 的 流 行 与 广 泛 的 应 用 ， 本 设 计 具 有 很 强 的 实 用 性 与 可 操 作 性 。本 设 计 实 现 多 路 数 据 时 分 复 接 和 解 复 接
4、系 统 。 设 计 分 为 发 送 端 和 接 收 端 ， 以 FPGA作 为 主 控 核 心 。 复 接 的 模 块 主 要 由 帧 同 步 码 、 复 接 、 系 统 定 时 单 元 所 组 成 ， 其 中 帧 同步 码 可 以 选 择 巴 克 码 作 为 帧 头 同 步 信 号 。 发 送 端 FPGA 输 入 信 号 有 三 路 ， 分 别 为 p=7 的m1 序 列 、 p=15 的 m2 序 列 、 8 为 并 行 开 关 信 号 sw， 另 外 插 入 帧 头 同 步 信 号 巴 克 码 ， 这四 路 信 号 组 成 一 帧 ， 由 FPGA 对 其 时 分 复 接 。 这 四
5、路 数 据 在 FPGA 的 控 制 下 作 为 串 行 码分 时 输 出 。 而 在 接 收 端 FPGA 首 先 提 取 位 同 步 ， 然 后 识 别 帧 同 步 ， 一 旦 识 别 出 帧 同 步 ，FPGA 分 别 解 复 接 的 三 路 数 据 。本 文 详 细 阐 述 了 基 于 FPGA 的 TDM 系 统 的 设 计 思 想 ， 设 计 过 程 以 及 期 间 遇 到 的 问题 ，在 简 单 介 绍 了 Verilog 语 言 的 程 序 结 构 和 仿 真 软 件 QUARTUS 的 使 用 方 后 ， 对 同 步 时分 复 用 的 功 能 实 现 进 行 复 接 、 解
6、复 接 建 模 和 编 程 ， 观 察 仿 真 效 果 图 ， 并 且 将 程 序 下 载Time Division Multiplexing3到 硬 件 电 路 ， 用 示 波 器 观 察 其 波 形 。关 键 词 ： 时 分 复 用 ， 帧 同 步 ， Verilog HDL 语 言 ， 数 字 复 接 、 解 复 接Abstract：Today,We are in the Information technology society.In our daily communication,Computer and communication are interwoveness.In ord
7、er to utilize the transmission system more effectively, people expect to take full use of transmitting media by carrying several signals, which is what called multiplexing. Multiplexing is a method to merge a few unrelated individual infra-velocity signals into a multiplex one in a certain way and r
8、egulation.In the time division multiplexing system, We need to divide the transmission time into several slot,And each signal occupy their own slot in transmission time,Just as several signal has transmited in the different time, so every signal in the time domain will not overlap each other. With t
9、he constant development of IC (Integrated Circuit) technology and the swift increase of integral density, the IC designs become more and more sophisticated that the traditional method (design digital circuits according to the theoretical diagram) can no longer meet the practical needs. Under this ci
10、rcumstance, the EDA technology, born in the 90s of last century, became the mainstream in the hardware design of modern digital circuits by taking advantage of the special favor of nature. The most important hallmark of EDA is the application of HDL (Hardware Description Language) in its design. And
11、 VHDL is the major HDL in present digital design.The system is designed for data multiplexed and de-multiplexed, It is based on TDM. The system includes the transmitter and the receiver. They are implemented mainly by FPGA. The FPGA in the transmitter is divided into threee modules which are frame s
12、ynchronization code, Multiplexer and system clock.We may use the barker as fram synchronization signal. The transmitter will multiplex three ways of data. The first way is m_sequence which cycle is 7, the second way was also m_sequence but the cycle is 15.And the third way is 8_bit sw data. The othe
13、r is Barker code used for frame synchronizing.The three channels are out serially and time-divisional under the FPGAs control. The receiver will maintain the bit synchronizing, recognize one frame and de-multiplex three ways data. The essay will discuss the design idea of TDM system based on FPGA,th
14、e design Time Division Multiplexing4of process and some problems .Afte presentation Verelog and quartusII then recounted theory of Synchronous TDM and the program for the materialization of Synchronous TDM, Wach the Wave of TDM system through Scop.Keywords:TDM,Fram synchronization,Verilog HDL,Digita
15、l Multiplexing目录第 1 章、设计课题.51.2、实验要求51.1、系统功能要求5第 2 章、设计思想.6第 3 章、TDM 系统简介.73.1、复用、解复用73.2、复接、解复接8第 4 章、Verilog HDL 、QuartusII 简介.104.1、VerilogHDL 简介.104.2、uartusII 简介.11第 5 章、 设计过程135.1、m 序列产生135.2、帧结构设计135.3、复接过程145.4、解复接过程165.5、仿真和调试16第 6 章、设计中的问题.17第 7 章、设计感想187.1、设计体会.187.2、谢辞.19Time Division M
16、ultiplexing5附录 A.20附录 B.22第 1 章 设计课题为了提高信道的利用率，要求设计一个时分复用（TDM ）系统，实现 3 路数字信号的共路传输（包括发送和接收） 。 1.1、系统功能要求：3 路数字信号分别为 A、B、C，A 是 P=7 的 m_sequence，B 是 P=15 的m_sequence，C 是 8 位并行开关信号 sw；帧同步信号采用巴克码（barker ） ；采用 NRZ 波形传输； 设置 1 位奇偶校验位，放置在每一帧的后面；传码率为 1600bps;采用同步方式传输。 1.2、实验要求：了解 m 序列的性能，掌握其实现方法及其作用；了解 TDM 系统
17、的组成验证和原理；掌握位同步、帧同步、差错控制的概念，帧结构的设计及其在 TDM 系Time Division Multiplexing6统中的应用；掌握 TDM 系统主要性能指标的测试方法；利用 VHDL 语言编写 TDM 系统的应用程序。第 2 章 设计思想在时分复用（TDM）系统中，把时间划分为若干时隙，在各路信号在时间上占用各自的时隙。本次设计的各路信号分别为 p=7 的 m_sequence、p=15 的m_sequence 和 8 位并行开关信号 sw，另外在每一帧的头部加上帧同步信号barker 码。8 位开关信 sw 号可以从外部输入，两个 m 序列需要用 verilog 语言
18、编写，然后通过复接程序将两个 m 序列和开关信号 sw 实现时分复用传输。在复接模块中，运用固定帧长的方式，每个时隙固定为 8_bit，Barker 码的码型 1110010，为满足 TDM 帧结构设计，不足 8 位部分补零，成为固定码11100100。p=7 和 p=15 的 m 序列分别是 7 位和 15 位，故也需要在尾部补 0 满足固定帧长的要求，在每一真的最后，需要加上奇偶检验为，以保证传输的可靠性。由于 p=15 的 m 序列是 15 位的，在补完 0 的情况下是十六位的完整序列，而固定的每一帧只有 8_bit，所以需要将该序列分成两次在先后两个相邻的帧中传输，这是每当传完两帧才完
19、成一个完整的信息的传输，传输过程如下图所示。一次完整的信号这时需要设置一个计数器来判断每一段时隙内的信号是否正确存入，然后Barker m1(p=7) m2 前8 位Sw 奇偶校验Barker m1(p=7) m2 后8 位Sw 奇偶校验Time Division Multiplexing7确定是否传输下一时隙的信号，设置一个 33 位的寄存器，当计数器达到 8 时，将其送到相应的位置，当存完 4 帧时输入一个奇偶校验位。在解复接一端，当接收到信号时，将 barker 抛掉，将每一时隙的信号分别提取，再将 p=15 的 m 序列重新组合，得到完整的 m 序列，这时整个设计过程已经结束。值得注意
20、的是：为保证正常通信，要求收、发双方必须保持严格的同步。否则收端将收不到本路信号第 3 章 TDM 系统简介为了提高信道利用率，使多路信号互不干扰地在同一信道上传输的方式称为多路复用。时分多路复用通信，是各路信号在同一信道上占有不同时间间隙进行通信。TDM 建立在抽样定理基础上，因为抽样定理使连续的基带信号变成在时间上离散的抽样脉冲，这样，当抽样脉冲占据较短时间时，在抽样脉冲之间就留出了时间空隙。利用这种空隙便可以传输其他信号的抽样值。具体说，就是把时间分成一些 均匀的时间间隙，将各路信号的传输时间分配在不同的时间间隙，以达到互相分开，互不干扰的目的。3.1、复用、解复用下图为时分多路复用示意
21、图，各路信号经低通滤波器将频带限制在 3400Hz以下，然后加到快速电子旋转开关(称分配器)k1，k2 开关不断重复地作匀速旋转，每旋转一周的时间等于一个抽样周期 T，这样就做到对每一路信号每隔周期 T 时间抽样一次。由此可见，发端分配器不仅起到抽样的作用，同时还起到复用合路的作用。合路后的抽样信号送到 PCM 编码器进行量化和编码，然后将数字信码送往信道。在收端将这些从发送端送来的各路 信码依次解码，还原后的 PAM 信号，由收端分配器旋转开关 K2 依次接通每一路信号，再经 低通平滑，重建成话音信号。由此可见收端的分配器起到时分复用的分路作用，所以收端分配器又叫分路门。Time Divis
22、ion Multiplexing8时分多路复用当采用单片集成 PCM 编解码器时，其时分复用方式是先将各路信号分别抽样、编码、再经时 分复用分配器合路后送入信道，接收端先分路，然后各路分别解码和重建信号.值得注意的是：为保证正常通信，收、发端旋转开关 k1,k2必须同频同相。同频是指 k1,k2 的旋转速度要完全相同，同相指的是发端旋转开关 k1 连接第一路信号时，收端旋转 开关 K2 也必须连接第一路，否则收端将收不到本路信号，为此要求收、发双方必须保持严格的同步。为时分复用的解调过程称为时分解复用。目前采用较多的是频分多路解复用和时分多路解复用。频分多路解复用用于模拟通信，而时分多路解复用
23、用于数字通信。时分解复用通信，是把各路信号在同一信道上占有不同时间间隙进行通信分离出原来的模拟信号。时分解复用信号在接收端只要在时间上恰当地进行分离,各个信号就能分别互相分开，互不干扰并不失真地还原出原来的模拟信号。3.2、复接、解复接随着通信网络的发展，时分复用设备的各路输入信号不再是单路模拟信号。在通信网中，往往出现多次服用，由若干个链路来的多路时分复用信号，再次复用，构成高次复用信号，这时，对于高次复用设备而言，其各路输入信号可能来自不同地点的多路时分复用信号，并且通常来自各地的输入信号的时钟之间存在误差。所以在低次群合成高次群时，需要将各路输入信号的时钟调整统一。这种将低次群合成高次群
24、的过程称为复接（multiple connection） ，反之，将高次群分解为低次群的过程称为分接（demultiple connection）即解复接。目前大容量的链路的复接几乎都是 TDM 信号的复接。数字复接系统由数字复接器和数字分接器组成。数字复接器是把两个或Time Division Multiplexing9两个 以上的支路(低次群)，按时分复用方式合并成一个单一的高次群数字信号设备，它由定时、 码速调整和复接单元等组成。数字分接器的功能是把已合路的高次群数字信号，分解成原来 的低次群数字信号，它由帧同步、定时、数字分接和码速恢复等单元组成，如右图所示。 定时单元给设备提供一个统
25、一的基准时钟。码速调整单元是把速率不同的各支路信号，调整 成与复接设备定时完全同步的数字信号，以便由复接单元把各个支路信号复接成一个数字流 。另外在复接时还需要插入帧同步信号，以便接收端正确接收各支路信号。分接设备的定时 单元是由接收信号中提取时钟，并分送给各支路进行分接用。数字复接的方法主要由按位复接、按字复接和按帧复接三种。按位复接又叫比特复接，即复接时每支路依次复接一个比特。图(a)所示是 4 个 PCM30/32系统 ts1 时隙 (CH1 话路) 的码字情况。图(b)是按位复接后的二次群中各支路数字码排列情况。按位复接方法简单易行，设备也简单，存储器容量小，目前被广泛采用，其缺点是对
26、信号交换不利。图 37 (c)是按字复接，对PCM30/32 系统来说，一个码字有 8位码，它是将 8 位码先储存起来，在规定时间四个支路轮流复接，这种方法有利于数字电话交换，但要求有较大的存储容量。按帧 复接是每次复接一个支路的一个帧 (一帧含有 256 个比特)，这种方法的优点是复接时不破坏 原来的帧结构，有利于交换，但要求更大的存储容量。按照复接时各低次群时钟情况，系统复接的方法有两种，即同步复接和异步复接。同步复接是用一个高稳定的主时钟来控制被复接的几个低次群，使这几个低次群的码速统一在主时钟的频率上，这样就到系统同步的目的。这种同步方法的缺点是主时钟一旦出现故障，相关的通信系统将全部
27、中断，它只限于Time Division Multiplexing10在局部区域内使用。异步复接是各低次群使用各自的时钟。这样，各低次群的时钟速率就不一定相等，因而在复接时先要进行码速调整，使各低次群同步后再复接。 不论同步复接或异步复接，都需要码速变换。虽然同步复接时各低次群的数码率完全一致 ，但复接后的码序列中还要加入帧同步码、对端告警码等码元，这样数码率就要增加，因此需要码速变换。 第 4 章 Verilog HDL 、 QuartusII 简介Verilog HDL 是一种硬件描述语言，可用于从算法级、门级到开关级的多种抽象层次的数字系统建模。Quartus II 是 Altera 公
28、司推出的 CPLD/FGA 开发工具，Quartus II 提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性。4.1 、Verilog HDL 介绍Verilog HDL 是一种硬件描述语言，可用于从算法级、门级到开关级的多种抽象层次的数字系统建模。由于 Verilog HDL 既是机器可读的语言也是人类可读的语言，因此它支持硬件设计的开发、验证、综合和测试；硬件数据之间的通信；硬件的设计、维护和修改。现在，Verilog HDL 已经成为数字系统设计的首选语言，并成为综合、验证和布局布线技术的基础。Verilog 硬件描述语言（Verilog HDL）于 1995 年被
29、接纳为 IEEE 标准，标准编号为 IEEE Std 1364-1995。它使各种设计工具（包括验证仿真、时序分析、测试分析以及综合）能够在多个抽象层次上以标准文本格式描述数字系统，简单、直观并富有效率。由于其丰富的功能，Verilog HDL 已经成为数字系统设计的首选语言。Time Division Multiplexing11Verilog 包含了丰富的内建原语，包括逻辑门、用户定义的原语、开关以及线逻辑。它还具有器件管脚间的时延和时序检查功能。从本质上讲，Verilog所具有的混合抽象层次由两种数据类型所提供，这两种数据类型是线网（net）和变量（variable） （注 1） 。对于
30、连续赋值，变量和线网的表达式能够连续地将值驱动到线网，它提供了基本的结构级建模方法。对于过程赋值，变量和网络值的计算结果可以存储于变量当中，它提供了基本的行为级建模方法。一个用 Verilog HDL 描述的设计包含一组模块，每一个模块都包含一个 I/O 接口和一个功能描述。模块的功能描述可以是结构级的、行为级的、也可以是结构级和行为级的混合。这些模块组成一个层次化结构并使用线网进行互连。Verilog 语言可以通过使用编程语言接口（Programming Language Interface，PLI）和 Verilog 程序接口（Verilog Procedural Interface,VP
31、I）进行扩展。PLI/VPI 是一些例程的集合，它使得外部函数能够访问包含在 Verilog HDL 描述内部的信息，推动了与仿真之间的动态交互。PLI/VPI 的应用包括将 Verilog HDL 仿真器与其它仿真和 CAD 系统、用户定制的调试任务、时延计算以及标注器相连接。Verilog HDL 由 Phil Moorby 于 19831984 年间设计。1985 年，它作为验证仿真产品的基础被引入 EDA 市场。对 Verilog HDL 产生影响最多的语言是HILO-2。HILO-2 语言由英格兰的 Brunel University 为英国国防部开发，它的目的是产生一个测试生成系统
32、。HILO-2 成功地将门级抽象与寄存器传输级抽象相结合，并成功地支持验证仿真、时序分析、故障仿真和测试生成。1990 年，Cadence Design Systems 公开了 Verilog?HDL 并成立了一个独立的 Open Verilog International（OVI）组织来管理和改进 Verilog HDL。1992年，OVI 董事会开始了将 Verilog HDL 纳入 IEEE 标准的努力。1993 年成立了第一个 IEEE 工作组，经过 18 个月的努力，Verilog 终于成为了 IEEE 标准（IEEE Std 1364-1995） 。在标准化过程结束后，1364 工
33、作组开始收集全世界 1364 用户的反馈意见以期对 IEEE Std 1364-1995 作相应的增强和修改。经过 5 年的努力，一个更好的 Verilog 标准呈现在了大家的面前，这就是 IEEE Std 1364-2001。4.2 、Quartus II 介绍Time Division Multiplexing12Quartus II 是 Altera 公司推出的 CPLD/FGA 开发工具，Quartus II 提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括： 可利用原理图、结构框图、VerilogHDL、 AHDL 和 VHDL 完成电路描述，并将其保存为
34、设计实体文件；芯片（电路）平面布局连线编辑；LogicLock 增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用 SignalTap II 逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的 EDIF 网表文件、VHDL 网表文件和 Verilog 网表文件；能生成第三方 EDA 软件使用的 VHDL 网表文件和 Ve
35、rilog 网表文件。Quartus II 设计流程包括设计输入，综合，布局连线，时序分析，仿真，器件编程与配置。Quartus II 提供了功能仿真和时序仿真两种工具；使用 New Project Wizard 新建一个工程的过程：1.制定工程的文件存放目录、工程名以及最顶层的设计实体名，在默认情况下，工程名与最顶层的设计实体名是相同的。2.添加文件，包括最顶层的设计实体文件以及一些额外的电路模块描述文件或定制的功能库。3.选择目标芯片，具体芯片最好让编译器根据工程设计的实际情况自动选择。4.第三方 EDA 工具设定，包括设计输入与综合工具、仿真工具、时序分析工具等，默认为 Quartus
36、II 自带的仿真器、综合器以及时序分析器。5.最后一步系统将整体工程的各项参数和设置总结并显示出来，这时即可完成工程的创建。Time Division Multiplexing13第 5 章 设计过程 5.1、 m 序列产生m 序列是最长线性反馈移位寄存器序列的简称，它是由线性反馈的移存器产生的周期最长的序列。m 序列是一种伪随机序列，具有优良的自相关函数，是狭义的伪噪声序列，容易产生和复制，在扩展频谱技术中得到了广泛的应用。现在我们引入 m 序列的本原多项式的概念。若一个 n 次多项式 f(x)满足以下条件（1）f(x)为既约的。（2）f(x)可整除（x m+1）,m=2 n-1。（3）f(
37、x)除不尽（x q+1）,q在确定设计课题以后，下一步工作就是收集资料。设计刚刚起步，就遇到了很大的问题，关于时分复用的资料很少，图书馆没有，网上也很少，找到的仅有的一些资料还是关于光时分复用（wtdm）的，相关问题都是请教老师以后才得以解决。运用 Verilog 产生 m 序列的模块较容易实现，但是还出遇到一点问题，就是我们产生的是 M 序列而不是 m 序列,位数多了一位，通过查书，很快解决了这个问题，sw 信号是通过通过跳线开关来设置开关信号数据，在仿真阶段字需要通过随机赋值就可以了，这两个部分都很容易。下面要做的工作就是对已经产生的四路信号进行复接，这也是整个设计中最重要的、难度最大的部
38、分，在设计中也遇到了很多问题。由于是固定时隙Time Division Multiplexing18的同步时分复用系统，每一个时隙为 8_bit，而 m2 序列为 15 位，开始设计时，直接将 m2 序列送入传输，导致结果语法正确但是无法得到正确的波形。请教老师知道这时就需要间 15 位的 m2 序列分解成来你两个部分，通过两个帧来传输。解决了上述 m2 序列的问题，还是得不到正确的波形，细心检查了程序没有发现问题，请教了同学帮着检查一遍，出现的问题是寄存器没有赋初值。随着这个问题的解决，另外新的问题随之出现，由于固定时隙是8_bit，而两个 m 序列分别为 7 和 15 位的，则实际传输的序
39、列为“7+ 0和15+ 0”，这样就需要使用移位寄存器来实现。在之前的设计中这个问题一直被忽略了。再一个问题就是设置接口时出现的问题，复接模块需要时钟电路来触发，m 序列和复接模块的端口定义不一致。将端口设置一致以后仿真终于成功了。软件仿真成功以后，下面就是硬件电路的下载，期间没遇到打的问题，由于电路的不稳定，出现了延时和波形不稳定的问题。耐心调试以后，成功显示了波形。第 7 章 设计感想设计是培养学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程。回顾起此次课程设计，期间还遇到了很多困难，但是通过努力还是一一解决了，对这次设
40、计有很深的感想。7.1、设计体会设计，给人以创作的冲动。在画家眼里，设计是一幅清明上河图或是一幅向日葵，在电子工程师心中，设计是贝尔实验室的电话机或是华为的程控交换机。 两周的设计时间已经接近尾声，通过这次设计，进一步加深了对 TDM 系统和 Verilog 的了解。学会了使用 quartusII 软件进行数字电路的设计，仿真。设计虽然辛苦，但是其中的乐趣只有亲身经历国才能体会到，特别是当Time Division Multiplexing19每一个子模块编写调试成功时，心里的感觉特别激动，觉得离成功更近一步了，看到在成功向我们招手。 通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有
41、理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从而提高自己的实际动手能力和独立思考的能力。通过解决在设计的过程中遇到问题，发现了自己的不足之处。在课程设计过程中，收获知识，提高能力的同时，我也学到了很多人生的哲理，懂得怎么样去制定计划，怎么样去实现这个计划，并掌握了在执行过程中怎么样去克服心理上的不良情绪。同时我也明白对任何事情如果付出越多，那么你收获也就越多。确定课题时，感觉无从下手，但是通过查书，老师的辛勤指导，经过无数次的编译、修改，耐心的调试，设计中出现的问题最终游逆而解。在这次设计中，不但巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。在过去的两周时间里
42、，我一再告诫自己要坚持住，不能动摇，遇到很难解决的问题时，很想放弃，但是我坚持下来了，在大家都已经完成设计的时候，我还在做，有人说，你们换一个课题吧，那个简单而且我们都做好了，你们可以直接去验收了，但是，我们坚持下来了，坚持做完了这个很有挑战的设计课题。最后成功的完成了设计的课题，那种很兴奋的感觉现在还能感受到。因为他不是一气呵成而做出来的，是经过好多次修改、很多次调试以后才成功的，期间付出了更多的汗水和劳动。7.2、谢辞通过本次课程设计，我在张老师和吕老师的精心指导和严格要求下，获得了丰富的理论知识，极大地提高了创新实践能力，在此，忠心感谢张老师和吕老师以及各位同学的在本次设计中给予我的支持
43、和鼓励，并且在很多方面给予极大的帮助。Time Division Multiplexing20附录 A：系统仿真图1、最终产生的波形Time Division Multiplexing212、P=7 的 m_sequence3、P=15 的 m_sequenceTime Division Multiplexing22附录 B:参考文献Time Division Multiplexing231 段吉海、黄智伟 基于 CPLD/FPGA 的数字通信系统建模与设计 电子工业出版社. 2004；2樊昌信、曹丽娜 通信原理 国防工业出版社 第六版；3夏宇闻 Verilog 数字系统设计教程 北京航空航天大学出版社 20054付加才 EDA 原理及应用 化学工业出版社 20055徐维 数字电子技术与逻辑设计 中国电力出版社 20066 康华光 电子技术基础数字部分 高等教育出版社 20067 潘新民 计算机通信技术 电子工业出版社 20028 张德民 数据通信 科学技术文献出版 1997
