1、第一次1. 熟悉数字电子技术实验箱、学会导线测试箱的使用；2. 测试实验室常用数字逻辑芯片的逻辑功能：74LS00 74LS02 74LS04 74LS08 74LS20 74LS32 （预习时查出每个芯片的功能、内部结构以及管脚分配）3. 用一片 74ls00 分别实现下列逻辑函数： ABCFABCFBAF（预习时学画出电路原理图）BAF4. 化简下列函数并用常用门电路实现：C第二次1.用最少的门电路实现三输入变量的奇偶校验电路。当三个输入端有奇数个 1 时，输出为高，否则为低（预习时画出电路原理图，注明所用芯片型号）2.用最少的门电路实现 1 位全加器（预习时画出电路原理图，注明所用芯片型
2、号）3.设 A、B、C、D 是 4 位二进制数（A 为高位） ，可用来表示 16 个十进制数。请设计一逻辑电路，使之能区分下列三种情况：（1） （2） （3） （预习时画出电路原理图，注明所用芯片型号）X0955X104.用门电路实现“判断输入者与受血者的血型符合规定的电路” ，测试其功能。要求如下： 人类由四种基本血型：A、B、AB、O 型。输血者与受血者的血型必须符合下述原则；O 型血可以输给任意血型的人，但 O 型血的人只能接受 O 型血；AB 型血只能输给 AB 型血的人，但 AB 血型的人能够接受所有血型的血；A 型血能给 A 型与 AB 型血的人；而 A 型血的人能够接受 A 型与
3、 O 型血；B 型血能给 B 型与 AB 型血的人，而 B 型血的人能够接受 B 型与 O 型血。试设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路，如果符合规定电路，输出高电平（提示：电路只需要四个输入端，它们组成一组二进制数码，每组数码代表一对输血与受血的血型对） 。 约定“00”代表“O”型 “01”代表“A”型 “10”代表“B”型 “11”代表“AB”型 （预习时画出电路原理图，注明所用芯片型号）第三次1.用一个 3 线 8 线译码器和最少的门电路设计一个奇偶校验电路，要求当输入的四个变量中有偶数个 1 时输出为 1，否则为0（预习时画出电路原理图，注明所用芯片型号）2.用
4、4 选 1 数据选择器 74ls153 实现三输入变量的奇偶校验电路。当三个输入端有奇数个 1 时，输出为高，否则为低（预习时画出电路原理图，注明所用芯片型号）3.七段显示译码电路设计：利用集成 8421BCD 译码器 MC4511 对输入的 4 位二级制数译码，并用共阴极数码管显示 （预习时查出 MC4511、共阴极数码管的内部结构及管脚分配，画出原理图）第四次1.测试 JK 触发器逻辑功能：74LS112 是双 J-K 触发器，利用实验箱上的 0-1 电平、高低电平指示和单脉冲测试 74LS112 上一个J-K 触发器的逻辑功能。自拟实验表格，记录实验结果 （预习时查出 74LS112 的
5、内部结构及管脚分配）2.测试 D 触发器逻辑功能：74LS74 是双 D 触发器，利用实验箱上的 0-1 电平、高低电平指示和单脉冲测试 74LS74 上一个 D 触发器的逻辑功能。自拟实验表格，记录实验结果（预习时查出 74LS74 的内部结构及管脚分配）3.用 D 触发器和 74LS138 译码器实现彩灯循环电路。要求 8 只彩灯，7 亮一暗，且这一暗灯可以循环移动（预习时画出电路原理图）第五次1.用十进制计数器 74LS90 实现六进制计数器2.用 74LS161 实现 10 进制计数器，并用两种方法构成 6 进制计数器，计数循环为 00000101。3.将上述两步所做成的 6 进制计数
6、器和 10 进制计数器级连成 60 进制的秒计数器（预习时画出电路原理图）第六次 实验考试题目：1、 利用 Verilog 描述一高电平有效的 3-8 译码器，并在 quartus 软件中进行时序仿真和功能仿真。2、 利用 Verilog 描述一 4 选 1 的数据选择器，并在 quartus 软件中进行时序仿真和功能仿真。要求：自学数字电子技术基础附录 A 中的内容，实验前写出程序源代码。4 选 1 的数据选择器程序内容：module text(A,B,C,D,S1,S0,Y);input A,B,C,D,S1,S0;output Y;reg 1:0 SEL;reg Y;always (A,
7、B,C,D,SEL) beginSEL = S1,S0;if (SEL=0) Y = A;else if (SEL=1) Y = B;else if (SEL=2) Y = C;else Y = D;endendmodule图 1.功能仿真图 2.时序仿真高电平有效的 3-8 译码器：程序内容：module a3_8yimaqi20100620(data_in,data_out);input2:0 data_in;output7:0 data_out;reg 7:0 data_out;always(data_in)begincase(data_in)3b000:data_out=8b0000_
8、0001;3b001:data_out=8b0000_0010;3b010:data_out=8b0000_0100;3b011:data_out=8b0000_1000;3b100:data_out=8b0001_0000;3b101:data_out=8b0010_0000;3b110:data_out=8b0100_0000;3b111:data_out=8b1000_0000; endcaseendendmodule图 3.功能仿真图 4.时序仿真题目：3、 利用 Verilog 语言描述一分频器使其能将 50MHz 的时钟信号转换为 1Hz 的信号，并在 quartus 软件中进行时
9、序仿真和功能仿真。4、 利用 Verilog 语言描述一 10 进制计数器，并在 quartus 软件中进行时序仿真和功能仿真。5、 利用 Verilog 语言描述一共阳极的 7 段数码管的译码电路，并在 quartus 软件中进行时序仿真和功能仿真。要求：自学数字电子技术基础附录 A 中的内容，实验前写出程序源代码。分频器module z2(clk_out,clk_in);output clk_out;input clk_in; integer cnt=0;reg clk_out=0;always(negedge clk_in)beginif(1)beginif(cnt=49999999)b
10、egin clk_out=!clk_out;cnt=0;endelsecnt=cnt+1;endendendmodule十进制计数module z1(CP,Q);input CP;output 3:0Q;reg3:0Q; always (posedge CP)begin if(Q4b1001) Q=Q+1;else Q=4b0000;end endmodule共阳数码管module z3(decodeout,decodein);output6:0 decodeout;input3:0 decodein;reg6:0 decodeout;always (decodein)begincase(decodein) 4d0:decodeout=7b0000001;4d1:decodeout=7b1001111;4d2:decodeout=7b0010010;4d3:decodeout=7b0000110;4d4:decodeout=7b1001100;4d5:decodeout=7b0100100;4d6:decodeout=7b0100000;4d7:decodeout=7b0001111;4d8:decodeout=7b0000000; 4d9:decodeout=7b0000100;default: decodeout=7bx;endcaseendendmodule
