1、计算机组成原理,考点1计算机基本组成,重点,翻译成机器语言程序,运行,用户编写的高级语言程序,目标程序 计算机,结果,计算机解题过程,考点1计算机基本组成,重点,传统机器M1 （机器语言程序）,虚拟机器M2 （操作系统机器）,微程序机器M0 （微指令语言程序）,虚拟机器M3 （汇编语言机器）,虚拟机器M4 （高级语言机器）,由硬件直接执行,由微程序解释机器指令,由机器语言解释操作系统,由汇编程序翻译 成机器语言程序,由编译程序翻译 成汇编语言程序,考点1计算机基本组成,重点,计算机由以下6部分组成： 控制器 运算器 内存储器（内存或者主存） 外存储器（外存或者辅助存储器） 输入设备（例如：键盘
2、，鼠标） 输出设备（例如：显示器）,中央处理器（CPU）,考点1计算机基本组成,重点,控制器,运算器,输入设备,内存储器,外存储器,输出设备,MAR,MDR,存储体M,考点1计算机基本组成,重点,ACC,MQ,ALU,X,CU,IR,PC,CPU,累加器，当运算器中的算数逻辑单元执行算数或逻辑预算时，为ALU提供工作区，用户传输和暂存数据,运算器,控制器,算术逻辑单元，完成对二进制数据的定点算数元算、逻辑运算以及移位操作,还包含程序状态寄存器，一是体现指令结果的各种状态信息，二是控制信息。,X和MQ都属于数据缓冲寄存器，作用： 1.作为CPU和内存、外部设备之间的信息传送的中转站；2.补偿CP
3、U和内存、外围设备之间的操作速度差别；3.在单累加器结构的运算器中，兼做操作数寄存器,程序计数器，用来存放预执行指令的地址,指令寄存器，存放当前的指令,控制单元，用来分析当前指令所需完成的操作，并发出各种位操作命令序列,考点2流水线与并行处理,重点,指令流水线的基本概念流水线技术是通过并行硬件来提高系统性能的常用方法，它其实是一种任务分解的技术，把一件任务分解过若干顺序执行的子任务，不同的子任务由不同的执行机构来负责执行，而这些执行机构可以同时并行工作。,考点2流水线与并行处理,重点,一个指令的执行过程可以分成多个阶段（或过程）。假设将一条指令的执行过程分为如下3个阶段：取指，分析和执行。,执
4、行k+1,取指k,分析k,执行k,取指k+1,分析k+1,取指k,分析k,执行k,取指k+1,分析k+1,执行k+1,取指k+2,分析k+2,执行k+2,顺序执行方式,流水线执行方式,考点2流水线与并行处理,重点,流水线的执行计算 情况一：假定某任务可分为n个子任务，每个子任务需要时间t，则完成该任务所需的时间即为nt。 若以传统方式，则完成k个任务所需的时间是knt； 若以流水线技术执行，则完成k个任务花费的时间是（n+k-1）t。,考点2流水线与并行处理,重点,流水线的执行计算 情况二：假定某任务可分为n个子任务，每个子任务需要时间不同，例如t1，t2，t3。 若以传统方式，则完成k个任务
5、所需的时间是(t1+t2+t3+) k； 若以流水线技术执行，则完成k个任务花费的时间是(t1+t2+t3+)+(k-1)maxt1,t2,t3。,考点2流水线与并行处理,重点,例如：若指令流水线把一条指令分为取指、分析和执行三个部分，且三部分的时间分别是取指2ns，分析2ns，执行1ns。那么100条指令全部执行完毕所需要的时间就是(2+2+1)+(100-1)2=203ns。,那么吞吐率为(100 10 9 )/203=4.93 10 8 /，加速比为500/203=2.46。,考点2流水线与并行处理,重点,影响流水线的主要因素 转移指令 共享资源访问的冲突 响应中断,考点3数据码制的表示
6、,重点,原码,移码,补码,反码,考点3s数据码制的表示,重点,原码：将最高位用作符号位（0表示整数，1表示负数），其余各位代表数值本身的绝对值的表示形式。,-11 = 1 0 0 0 1 0 1 1,符号位,2 6,2 5,2 4,2 3,2 2,2 1,2 0,考点3s数据码制的表示,重点,反码：正数的反码与原码相同。负数的反码符号位为1，其余各位为该数绝对值的原码按位取反。,-11 = 1 0 0 0 1 0 1 1,反码形式 1 1 1 1 0 1 0 0,考点3s数据码制的表示,重点,补码：正数的补码与原码相同。负数的补码是该数的反码加1，这个加1就是“补”。,-11 = 1 0 0
7、0 1 0 1 1,反码形式 1 1 1 1 0 1 0 0,补码形式 1 1 1 1 0 1 0 1,考点3s数据码制的表示,重点,移码：又称为增码，移码的符号表示与补码相反，是在移码的基础上把首位取反得到的，适合于阶码的运算。,-11 = 1 0 0 0 1 0 1 1,反码形式 1 1 1 1 0 1 0 0,补码形式 1 1 1 1 0 1 0 1,移码形式 0 1 1 1 0 1 0 1,考点4s主存储器,重点,主存储器的分类,考点4s主存储器,重点,主存储器的组成,2w*4b,2w*4b,2w*4b,2w*4b,2w*4b,2w*4b,2w*4b,2w*4b,4W*16B 片数计算
8、(4/2)(16/4)=8片,考点4s主存储器,重点,主存储器的地址编码主存储器（内存）采用的是随机存取方式，需对每个数据块进行编码。,CBFFFH,A4002H,A4000H,A4001H,CBFFF-A4000+1=28000H,163840个字节,160KB,考点5高速缓存,重点,CacheCache的功能是提高CPU数据输入/输出的速率，突破所谓的“冯诺依曼瓶颈”，即CPU与存储系统间数据传送带宽限制。,考点5s高速缓存,重点,Cache的基本工作原理,地址总线,主存,数据总线,Cache替换机构,可装进？,命中？,块号,块内地址,块号,块内地址,主存Cache地址映射变换机构,Cac
9、he存储体,CPU,N,N,Y,Y,访问主存装入Cache,直接通路,Cache地址,Cache,考点5s高速缓存,重点,Cache命中率如果Cache的访问命中率为h（通常1-h就是Cache的失效率），而Cache的访问周期时间是t1，主存储器的访问周期时间是t2，则整个系统的平均访存时间就应该是： t3=ht1+(1-h)t2,考点5s高速缓存,重点,Cache存储器的映射机制 直接映射（固定的映射关系） 全相联映射（灵活性大的映射关系） 组相联映射（上述两种映射的折中）,考点5s高速缓存,重点,直接映射 全相联映射 组相联映射,0 1 2 3 4 5 6 7,0 1 2 3 4 5 6
10、 7 8 9 10 11 12 13 14 15,0 1 2 3 4 5 6 7,0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15,0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15,0 1 2 3 4 5 6 7,第0组,第1组,第2组,第3组,考点5s高速缓存,重点,假设主存容量为512K16位，Cache容量为409616位，块长为4个16位的字，访存地址为字地址。 （1）在直接映射的方式下，设计主存的地址格式。 （2）在全相联映射方式下，设计主存的地址格式。 （3）在二路相联映射方式下，设计主存的地址格式。,解：（1）根据Cache容量
11、为4096= 2 12 字，得Cache字地址为12位。根据块长为4，且访问地址为字地址，得字块地址为2位，即b=2，且Cache共有4096/2=1024= 2 10 块，即c=10。根据主容量为512K= 2 19 ，得主存字地址为19位。在直接映射方式下，主存字块标记为19-12=7。,主存字块标记,Cache字块地址,字块内地址,7,10,2,考点5s高速缓存,重点,假设主存容量为512K16位，Cache容量为409616位，块长为4个16位的字，访存地址为字地址。 （1）在直接映射的方式下，设计主存的地址格式。 （2）在全相联映射方式下，设计主存的地址格式。 （3）在二路相联映射方
12、式下，设计主存的地址格式。,解：（2）在全相联映射方式下，主存字块标记为19-b=19-2=17位。,主存字块标记,字块内地址,17,2,考点5s高速缓存,重点,假设主存容量为512K16位，Cache容量为409616位，块长为4个16位的字，访存地址为字地址。 （1）在直接映射的方式下，设计主存的地址格式。 （2）在全相联映射方式下，设计主存的地址格式。 （3）在二路相联映射方式下，设计主存的地址格式。,解：（3）在二路组相联映射方式下，一组内有两块，得Cache共分1024/2=512= 2 ，即q=9，主存字块标记为19-q-b=19-9-2=8位。,主存字块标记,组地址,字块内地址,
13、8,2,9,考点5s高速缓存,重点,Cache淘汰算法 随机淘汰 先进先出淘汰 最近最少使用淘汰,Cache存储器的写操作 写直达 写回 标记法,在CPU中，_可用于传送和暂存用户数据，为ALU执行算术逻辑运算提供工作区。A.程序计数器 B.累加寄存器 C.程序状态寄存器 D.地址寄存器,处理机主要有处理器、存储器和总线组成，总线包括_A.数据总线、地址总线、控制总线 B.并行总线、串行总线、逻辑总线 C.单工总线、双工总线、外部总线 D.逻辑总线、物理总线、内部总线,以下关于复杂指令集计算机（Complex Instruction Set Computer，CISC）和精简指令集计算机RIS
14、C（Reduced Instruction Set Computer，RISC）的叙述中，错误的是_A.在CISC中，其复杂指令都采用硬布线逻辑来执行 B.采用CISC技术的CPU，其芯片设计复杂度更高 C.在RISC中，更适合采用硬布线逻辑执行命令 D.采用RISC技术，指令系统中的指令种类和寻址方式更少,若用8位机器码表示十进制数-101，则源码表示的形式为(_1_)；补码表示的形式为(_2_)。(1)A.11100101 B.10011011 C.11010101 D.11100111(2)A.11100101 B.10011011 C.11010101 D.11100111,101 =
15、 64 + 32 + 4 + 1= 2 6 + 2 5 + 2 2 + 2 0 = 0 1 1 0 0 1 0 1,-101= 1 1 1 0 0 1 0 1,补码形式 1 0 0 1 1 0 1 1,某逻辑电路有两个输入分别为X和Y，其输出端为Z。当且仅当两个输入端X和Y同时为0时，输出Z才为0，则该电路输出Z的逻辑表达式为_A.XY B. XY C.XY D.X+Y,在进行定点原码乘法运算时，乘积的符号位是被乘数的符号位和乘数的符号位_运算来获得的。A.相或 B.相与 C.相异或 D.分别取反后在相或,_是指按内容访问的存储器。A.虚拟存储器 B.相联存储器 C.顺序访问存储器 D.随机访
16、问存储器,以下关于Cache的叙述中，正确的是_A.在容量确定的情况下，替换算法的时间复杂度是影响Cache命中率的关键因素 B.Cache的设计思想是在合理成本下提高命中率 C.Cache的设计目标是容量尽可能与主存容量相等 D.CPU中的Cache容量应大于CPU之外的Cache容量,下列存储设备中，存取速度最快的是_A.主存 B.辅存 C.寄存器 D.高速缓存,某种部件使用在10000台计算机中，运行工作1000小时后，其中20台计算机的这种部件失效，则该部件千小时可靠度R为_A.0.990 B.0.992 C.0.996 D.0.998,R = (10000-20)/10000= 0.
17、998,两个部件的可靠度R均为0.8，由这两个部件串联构成的系统的可靠度为(_1_)；由这两个部件并联构成的系统的可靠度为(_2_)。(1)A.0.8 B.0.64 C.0.90 D.0.96(2)A.0.8 B.0.64 C.0.90 D.0.96,系统可靠度计算：并联系统： 1-（1-R1）（1-R2）=1-（1-0.8）（1-0.8）=0.96串联系统: R1R2=0.80.8=0.64,在CPU中用于跟踪指令地址的寄存器是_A.地址寄存器(MAR) B.数据寄存器(MDR) C.程序计数器(PC) D.指令寄存器(IR),计算机指令一般包括操作码和地址码两部分，为分析执行一条指令，其_
18、A.操作码应存入指令寄存器(IR)，地址码应存入程序计数器(PC) B.操作码应存入程序计数器(PC)，地址码应存入指令寄存器(IR) C.操作码和地址码都应存入指令寄存器(IR) D.操作码和地址码都应存入程序计数器(PC),在计算机系统中采用总线结构，便于实现系统的积木化构造。同时可以_A.提高数据传输速度 B.提高数据传输量 C.减少信息传输线的数量 D.减少指令系统的复杂性,若每一条指令都可以分解为取指、分析和执行三步。已知取值时间 取指 =4t，分析时间 分析 =3t，执行时间 执行 =5t。如果按串行方式执行完100条指令需要(_1_)。如果按照流水方式执行，执行完100条指令需要
19、(_2_) t。(1)A.1190 B.1195 C.1200 D.1205(2)A.504 B.507 C.508 D.510,串行方式： (4t+3t+5t)100=1200t 流水线方式： (4t+3t+5t)+(100-1) 5t=507t,关于在I/O设备与主机间交换数据的叙述，_是错误的。A.中断方式下，CPU需要执行程序来实现数据传送任务 B.中断方式和DMA方式下，CPU与I/O设备都可同步工作 C.中断方式和DMA方式中，快速I/O设备更适合采用中断方式传递数据 D.若同时接到DMA请求和中断请求，CPU优先响应DMA请求,某指令流水线由5段组成，第1、3、5段所需时间为t，
20、第2、4段所需时间分别为3t、2t，如图1-4所示，那么连续输入n条指令时的吞吐率（单位时间内执行的指令个数）TP为_A.n/5(3+2)t B.n/(3+3+2)t+3(n-1) t C.n/(3+2)t+3(n-3)t D.n/(3+2)t+53t,t,t,2t,3t,t,图1-4 指令流水线,在以下输入输出控制方法中，采用_可以使得设备与主存间的数据块传送无需CPU干预。A.程序控制输入输出 B.中断 C.DMA D.总线控制,内存单元按字节编址，地址0000A000H0000BFFFH共有_个存储单元A.8192K B.1024K C.13K D.8K,0000BFFFH,0000A0
21、02H,0000A000H,0000A001H,0000BFFFH-0000A000H+1=00002000H,8192个字节,8K,采用Cache技术可以提高计算机性能，_属于Cache的特征A.全部用软件实现 B.显著提高CPU数据输入输出的速率 C.可以显著提高计算机的主存容量 D.对程序员是不透明的,虚拟存储器是为了使用户可运行比主存容量大得多的程序，它要在_之间进行信息动态调度，这种调度是由操作系统和硬件两者配合来完成。A.CPU和I/O总线 B.CPU和主存 C.主存和辅存 D.BIOS和主存,若采用8K16bit存储的芯片构成2M16bit的存储器需要_片。A.128 B.256
22、 C.512 D.不确定,8K*16bit,8K*16bit,8K*16bit,8K*16bit,8K*16bit,8K*16bit,2M*16bit 片数计算(2M/8K)(16bit/16bit)=256片,评价CPU性能一般有三个重要指标，其中_不是重要的指标A.CPU功率 B.时钟频率 C.每条指令所花时钟周期数 D.指令条数,_是指一批处理对象采用顺序串行执行方式处理所需时间与采用流水执行方式处理所需时间的比值A.流水线加速比 B.流水线吞吐率 C.流水线效率 D.流水线加速度,若某计算机系统的I/O接口与主存采用统一编址，则输入输出操作是通过_指令来完成的。A.控制 B.访存 C.
23、输入输出 D.中断,在程序的执行过程中，Cache与主存的地址映像由_A.程序员进行调度 B.操作系统进行管理 C.程序员和操作系统共同协调完成 D.专门的硬件自动完成,总线复用方式可以_A.提供总线的传输带宽 B.增强总线的功能 C.提高CPU的利用率 D.减少总线中信号线的数量,指令系统中采用不同寻址方式的目的是_A.提高从内存获取数据的速度 B.提高从外存获取数据的速度 C.降低操作码的译码难度 D.扩大寻址空间并提高编程灵活性,若某计算机采用8位整数补码表示数据，则运算_将产生溢出。A.-127+1 B.-127-1 C.127-1 D.127+1,A,1 0 0 0 0 0 0 1 + 1 = 1 0 0 0 0 0 1 0,B,1 0 0 0 0 0 0 1 - 1 = 1 0 0 0 0 0 0 0,C,0 1 1 1 1 1 1 1 - 1 = 0 1 1 1 1 1 1 0,D,0 1 1 1 1 1 1 1 + 1 = 0 0 0 0 0 0 0 0,
