1、复 习,逻辑运算,逻辑门,(2) 学习常用中规模集成模块,(3) 了解电路中的竞争和冒险现象,本 章 重 点,(1)掌握分析和设计电路的基本方法。,第三章 组合逻辑电路,第三章 组合逻辑电路,第一节 组合电路的分析和设计,第二节 算术逻辑运算及数值比较组件,第三节 译码器和编码器,第四节 数据选择器和数据分配器,第五节 奇偶检验电路,第六节 模块化设计概述,第七节 组合电路中的竞争与冒险,第一节 组合电路的分析和设计,一、组合电路,二、组合电路的分析,三、组合电路的设计,一、组合电路,输入：,逻辑关系：Fi = fi (X1、X2、Xn) i = (1、2、m),特点：,电路由逻辑门构成,不含
2、记忆元件,输出无反馈到输入的回路,输出与电路原来状态无关,输出：,X1、X2、Xn,F1、F2、Fm,二、组合电路的分析,分析已知逻辑电路功能,步骤：,输出函数 表达式,简化函数,真值表,描述电路 功能,例1：试分析图3-3所示逻辑电路的功能。,因此该电路为少数服从多数电路，称表决电路。,（1）逻辑表达式,（2）真值表,（3）判断：,多数输入变量为1，输出F为1；,多数输入变量为0，输出 F为0,例2：试分析图3-4所示逻辑电路的功能。, 表达式, 真值表,自然二进制码,格雷码, 真值表, 表达式,自然二进制码至格雷码的转换电路。, 分析功能,注意：利用此式时对码位序号大于（n-1）的位应按0
3、处理，如本例码位的最大序号i = 3，故B4应为0，才能得到正确的结果。,推广到一般，将n位自然二进制码转换成n位格雷码： Gi = BiBi+1 （i = 0、1、2、 n-1）,自然二进制码至格雷码的转换,二、组合电路的设计,步骤：,根据要求设计出实际逻辑电路,例：半加器的设计,（1）半加器真值,（2）输出函数,（3）逻辑图,（4）逻辑符号,将用“异或”门实现的半加器改为用“与非”门实现,函数表达式变换形式：,用“与非”门实现半加器逻辑图如图所示：,全加器是实现,例4：全加器的设计,学生自己完成逻辑电路,全加器逻辑符号,全加器真值表,一位二进制数,一位二进制数,低位来的进位,例5：试将84
4、21BCD码转换成余3BCD码,（2）卡诺图,（1）真值表,（2）卡诺图,（3）表达式,（4）电路图,（3）表达式,第二节 算术逻辑运算及数值比较组件,一、加法器,（一）加法器的功能与分类,功能：实现N位二进制数相加,按实现方法分类：串行进位加法器、超前进位加法器,（1）串行进位加法器,如图：用全加器实现4位二进制数相加。,注意：CI0=0,超前进位是一种产生快速进位的集成电路。根据全加器进位信号 令Gn=AnBn， 则可以得出,（2）超前进位加法器,进位位直接由加数、被加数和最低位进位位CI0形成。,（二）加法器的应用,例6：试用四位加法器实现8421BCD码至余3BCD码的转换。,加法器的
5、逻辑符号,N位加法运算、代码转换、减法器、十进制加法,解：余3码比8421码多3，因此：,A3-A0：8421码,B3-B0：0011（3）,CI0：0,二、数值比较器,1位数比较器 两个进行比较的二进制数都是一位数，这就是1位比较器。用Ai、Bi表示输入信号，输出信号是比较的结果，显然有三种情况：Ai Bi、Ai B)、Y(A Bi时Y(AB)=1，Ai Bi时Y(AB)=1，Ai = Bi时Y(A=B)=1。 根据以上约定，可列出1位比较器的真值表,由真值表可得到输出信号的逻辑表达式,根据表达式可画出逻辑图,输入 A（a3a2a1a0） B (b3b2b1b0)：输出（A B）= 1,多位
6、数值比较器,（一）功能：能对两个相同位数的二进制数进行比较的器件。,（1）逻辑符号：,A：四位二进制数输入（3为高位）,AB、AB、A=B：输出，高有效,a b、a b、a = b：控制输入端， 高有效,（2）逻辑功能：,（自己完成比较器功能表）,B：四位二进制数输入（3为高位）,A（a3a2a1a0） B (b3b2b1b0)： （A B）= 1,A（a3a2a1a0）= B (b3b2b1b0)： 由控制输入决定,（二）比较器的应用,例1：八位二进制数比较,例2：用比较器构成8421BCD码表示的一位十进制数四舍五入电路。,解: A3A0：8421BCD码,解：位扩展，用两片4位比较器,低
7、位的输出与高位的控制输入连接,B3B0：0100（十进制数4）,A B输出端用于判别,第三节 译码器和编码器,（特定含义：规则、顺序）,二进制代码,某种代码,译 码,编 码,译码器,编码器,一、译码器,（一）二进制译码器,二进制译码器输入输出满足：m=2n,如：24译码器38译码器416译码器,（二）十进制译码器,又称：二十进制译码器或：410译码器,译码输入：n位二进制代码,译码输出m位：,一位为1，其余为0,或一位为0，其余为1,译码输入，二进制编码0-7依次对应8个输出,38译码器74LS138,八个输出端，低电平有效。译码状态下，相应输出端为禁止译码状态下，输出均为,S1、,A0 A2
8、,使能端的两个作用：,（1）消除译码器输出尖峰干扰,EN端的正电平的出现在A0-A2稳定之后,EN端正电平的撤除在A0-A2再次改变之前,（2）逻辑功能扩展,例：用38译码器构成416译码器,例：用38译码器 构成416译码器,X0-X3：译码输入,E：译码控制 E=0，译码E=1，禁止译码,X3-X0：0000-0111，,第一片工作,X3-X0：1000-1111,第二片工作,例12：试用 CT74LS138和与非门构成一位全加器。,解:全加器的最小项表达式应为,（三）译码器的应用,（三）数字显示译码器,（1）七段数码管,（2）七段显示译码器,：高电平亮,：低电平亮,每一段由一个发光二极管
9、组成,输入：二十进制代码,输出：译码结果，可驱动相应的七段数码管显式示正确的数字,七段译码器CT7447,D、C、B、A：BCD码输入信号,ag：译码输出，低电平有效,熄灭信号输入/灭零输出信号,（一）二进制编码器用n位二进制代码对N=2n个一般信号进行编码的电路，叫做二进制编码器。例如n=3，可以对8个一般信号进行编码。这种编码器有一个特点：任何时刻只允许输入一个有效信号，不允许同时出现两个或两个以上的有效信号，因而其输入是一组有约束(互相排斥)的变量。 现以三位二进制编码器为例，分析编码器的工作原理。图4-9是三位二进制编码器的框图，它的输入是I0I78个高电平信号，输出是三位二进制代码F
10、2、F1、F0。为此，又把它叫做8线3线编码器。输出与输入 的对应关系如表4-6所示。,二、编码器,图 三位二进制8线3线编码器框图,三位二进制编码器的真值表,由表可得出编码器的输出函数为,因为任何时刻I0I7当中仅有一个取值为1，利用这个约束条件将上式化简，得到,优先编码,功能：输入m位代码输出n位二进制代码m2n,优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码。,逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出,将输入信号编成二进制代码的电路,如图：三位二进制编码器（ 8线3线编码器）。,优先编码器常用于优先中断系统和键盘编码。与普通编
11、码器不同，优先编码器允许多个输入信号同时有效，但它只按其中优先级别最高的有效输入信号编码，对级别较低的输入信号不予理睬。常用的MSI优先编码器有10线4线(如74LS147)、 8线3线(如74LS148)。 74LS148二进制优先编码器的逻辑符号如图所示。功能表如表所示。,图 74LS148逻辑符号,表 74LS148的功能表,8线3线优先编码器CT74LS148,：编码输出端,管脚定义：,（二）编码器的应用,（3）第一片工作时,编码器输出：0000-0111 第二片工作时,编码器输出:1000-1111,解：（1）编码器输入16线,用两片8-3线编码器，高位为第一片，低位为第二片,（2）
12、实现优先编码：高位选通输出与低位控制端连接,例14：用8-3线优先编码器CT74LS148扩展成16线-4线编码器。,第四节 数据选择器和数据分配器,在多个通道中选择其中的某一路，或 个信息中选择其中的某一个信息传送或加以处理，,将传送来的或处理后的信息分配到各通道去。,数据选择器,数据分配器,多输入,一输出,选择,一输入,多输出,分配,发送端，并串,接收端，串并,一、数据选择器,（一）分类：二选一、四选一、八选一、十六选一,双四选一数据选择器CT74LS153,当E=0时，4选1 MUX的逻辑功能还可以用以下表达式表示：,式中，mi是地址变量A1、A0所对应的最小项，称地址最小项。 上式还可
13、以用矩阵形式表示为,双四选一数据选择器CT74LS153,简易符号,八中选一数据选择器CT74LS151,（二）数据选择器的应用,例：试用最少数量的四选一选择器扩展成八选一选择器。,解：（1）用一片双四选一数据选择器，实现八个输入端（2）用使能端形成高位地址，实现三位地址，控制八个输入。,例：试用四选一数据选择器构成十六选一的选择器,数据选择器的其他应用 数据选择器的应用很广，典型应用有以下几个方面： 作数据选择，以实现多路信号分时传送。 实现组合逻辑函数。 在数据传输时实现并串转换。 产生序列信号。,对于n个地址输入的MUX，其表达式为,其中mi是由地址变量An-1、A1、A0组成的地址最小
14、项。而任何一个具有l个输入变量的逻辑函数都可以用最小项之和来表示：,这里的mi是由函数的输入变量A、B、C、组成的最小项。 比较Y 和F 的表达式可以看出，只要将逻辑函数的输入变量A、B、C、 加至数据选择器地址输入端，并适当选择Di的值，使F =Y，就可以用MUX实现函数F。因此，用MUX实现函数的关键在于如何确定Di的对应值。,1) ln的情况l为函数的输入变量数，n为选用的MUX的地址输入端数。 当l=n时，只要将函数的输入变量A、B、C、依次接到MUX的地址输入端，根据函数F所需要的最小项，确定MUX中Di的值(0或1)即可；当ln时，将MUX的高位地址输入端不用(接0或1)，其余同上
15、。,【例 4-6】 试用8选1MUX实现逻辑函数：,解：首先求出F的最小项表达式。 将F填入K图，如图4 - 21所示，根据K图可得,当采用8选1 MUX时，有,令A2=A,A1=B，A0=C，且令D1=D2=D3=D4=D5=D7=1，D0=D6=0则有Y=(ABC)m(01111101)= m(1, 2, 3, 4, 5, 7)，故F=Y。用8选1MUX实现函数F的逻辑图如图4-22所示。,图 4 21 例4 - 6之K图,图 4-22 例4 - 6之逻辑图,需要注意的是，因为函数F中各最小项的标号是按A、B、C的权为4、2、1写出的，因此A、B、C必须依次加到A2、A1、 A0端。,2)
16、 ln的情况当逻辑函数的变量数l大于MUX的地址输入端数n时，不能采用上面所述的简单方法。如果从l个输入变量中选择n个直接作为MUX的地址输入，那么，多余的(l-n)个变量就要反映到MUX的数据输入Di端，即Di是多余输入变量的函数，简称余函数。因此设计的关键是如何求出函数Di。 确定余函数Di可以采用代数法或降维K图法。,例 试用4选1MUX实现三变量函数：,解： 首先选择地址输入，令A1A0=AB，则多余输入变量为C，余函数Di=f(c)。 确定余函数Di。 用代数法将F的表达式变换为与Y相应的形式：,将F与Y对照可得,图 4 23 例4 - 7之逻辑图,例：试用四选一数据选择器实现一位全
17、加器。,解：用代数法求余函数。,四选一数据选择器只需两位地址代码,选：,作为选择器的地址输入,作数据输入用,关键：,根据不同的地址输入 确定相应的数据输入,根据全加器，其有三个输入变量：,Ai,Bi,Ci,0,Ci,Si,Ci的实现电路由大家自己完成,如采用八选一该如何实现？,八选一数据选择器需三位地址代码,选：,作为选择器的地址输入,=,数据输入,常量,关键：,根据不同的地址输入,确定相应的数据输入常量,由大家自己完成,和 数,进位数,二、数据分配器,（一）数据分配器的功能,分配器与选择器的功能相反,一输入,多输出,逻辑符号,（二）数据分配器的应用,例：利用数据选择器和分配器实现信息的“并行
18、串行并行”传送。,由译码器连成的数据分配器,0 0 0,0,1,1,0,译码,禁止译码,0,1,第五节 奇偶检验电路,（2）奇偶检验,（1）奇偶检验码,一、奇偶检验,二、奇偶位产生和检验电路,异或门的功能：奇数个1的连续异或运算其结果为1；偶数个1的连续异或运算其结果为0。,S = 0，传输无误；S = 1传输有误,发送端偶检验位表达式：,接受端偶检验位表达式：,第六节 模块化设计概述,选择合适的集成电路 减少电路所需的模块总数 降低成本 提高电路可靠性。,（1）根据系统的逻辑功能要求画出系统结构框图，且按功能将其划分成若干个子方框 （2）根据各子功能框的要求，选用合适的MSI或LSI （3）
19、根据实际情况，有时需按传统设计方法设计出相关的接口电路和外围辅助电路,设计步骤：,设计原则：,例：设计一个将8421BCD码转换成余3BCD码的码组转换器。,（2）采用与逻辑电路输出端等同数量的数据选择器 且附加门（本题需用四个选择器）,（3）采用译码器附加相应数量门（本题需一块4线-16线译 码器和四个门）,（5）采用ROM和可编程逻辑器件（后续章节学习）。,经比较，采用第种方法最经济合理,（1）利用经典的传统设计法，用SSI实现（见例5）,（4）采用一块四位二进制加法器（见例6）,第七节 组合电路中的竞争与冒险,一、冒险与竞争,竞争：,冒险：,在组合电路中，信号经由不同的途径达到某一会合点
20、的时间有先有后,由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。,二、竞争与冒险的判断,代数法：,或的形式时，变量朝相反方向变化能引起险象。,卡诺图法：,如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。,如图所示电路的卡诺图两圈相切，故有险象。,三、冒险现象的消除,1. 利用冗余项,如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。由此得函数表达式为,三、冒险现象的消除,1. 利用冗余项,. 吸收法,在输出端加小电容C可以消除毛刺如图3-58所示。但是输出波形的前后沿将变坏, 在对波形要求较严格时，应再加整形电
21、路。,.取样法,电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。,加取样脉冲原则：,“或”门及“或非”门 加负取样脉冲,“与”门及“与非”门加 正取样脉冲,利用冗余项：只能消除逻辑冒险，而不能消除功能冒险；适用范围有限,三种方法比较：,取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后才使输出有效。,吸收法：加滤波电容使输出信号变坏，引起波形的上升、下降时间变长，不宜在中间级使用。实验调试阶段采用的应急措施；,加法器、比较器、译码器、编码器、数据选择器和码组检验器等。,本 章 小 结,任何时刻的输出仅决定于当时的输入，而与电路原来的状态无关；它由基本门构成，不含存贮电路和记忆元件，且无反馈线。,根据已经给定的逻辑电路，描述其逻辑功能。,根据设计要求构成功能正确、经济、可靠的电路,（）组合电路,（）组合电路的分析,（）组合电路的设计,（）常用的中规模组合逻辑模块,3-3、,3-4、,3-5、,3-6、,3-8、,3-9、,3-10、,3-11、,3-15、,3-16,电路图,例5：试将8421BCD码转换成余3BCD码,例6：试用四位加法器实现8421BCD码至余3BCD码的转换。,
