1、第4章 常用EDA工具软件的使用,EDA软件开发工具，是利用EDA技术进行电子系统设计的智能化的自动化设计工具。为了满足从事EDA技术的有关设计和研究工作的实际需要，并提高欲从事EDA技术相关工作的学生毕业择业的竞争力，学习和掌握多个EDA主流厂家的EDA软件工具和第三方EDA工具是非常重要的。本章首先概括地阐述了常用EDA工具软件安装指南，接着介绍了用于讲解常用EDA工具软件操作的用例VHDL源程序和VHDL仿真测试程序，最后以实例的形式重点阐述了Altera Quartus 8.0、Xilinx ISE Suite 10.1、Lattice ispLEVER 8.1、Synplicity
2、Synplify PRO 7.6、Mentor Graphics ModelSim SE 6.0等五个常用EDA工具软件的使用，包括源程序的输入，有关仿真，管脚的锁定，逻辑综合与适配，编程下载等操作步骤与方法。,教学提示,1 教学内容： 4.1 常用EDA工具软件安装指南; 4.2 常用EDA工具软件操作用例; 4.3 Altera Quartus操作指南; 4.4 Xilinx ISE Design Suite操作指南; 4.5 Lattice ispLEVEL操作指南; 4.6 Synplicity Synplify PRO操作指南; 4.7 Mentor Graphics ModelSi
3、m操作指南.2 教学重点：常用EDA工具软件安装指南;Altera Quartus/ Lattice ispLEVEL /Xilinx ISE Series等从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的要点使用和注意事项，并进行现场操作演示。3 教学难点：程序调试中错误的排除，管脚的锁定,仿真的设置与分析。4 课后作业：4.1、4.24.3/ 4.44.5/ 4.64.7、4.8 4.10。,4.1 常用EDA工具软件安装指南,1硬件配置的选择EDA软件随着功能越来越多，性能越来越好，相应地对计算机的硬件配置越来越高，包括硬盘容量、内存容量、显示器、通讯接口、操作系统等。如
4、果安装软件的计算机硬件配置低于软件安装于运行的最低要求，就会使系统无法完成安装或无法正常运行。因此在安装计算机软件前，先要阅读有关说明，应满足系统安装与运行的最低配置要求。虽然现在计算机有包括USB接口在内的很多通讯接口方式，但是很多EDA实验开发系统仍然需要计算机的并行打印机接口进行编程下载，因此为了自己的使用方便，购买计算机时选择含并行打印机接口的主板是必需的。,2按说明进行安装有关EDA软件的安装方法一般在readme文件中。根据说明运行安装程序，并依照提示进行安装过程中的各种选择，最后完成软件的程序安装。3授权文件的准备EDA软件的授权，除了传统的软件序列号进行授权外，更多的是采用授权
5、文件的形式进行合法使用，因此EDA软件购买时请索取授权文件，或通过网络获取授权。对于EDA软件的网络版或浮动授权，必须根据需要修改授权文件中的有关参数。例如安装Quartus 网络版时，需要先进行网络版授权文件的修改。,修改方法就是将license.dat以文本方式打开，再把文件中的【HOSTID=xxxxxxxxxxxx】的主机网卡物理地址使用替换的方式替换为自己网卡物理地址（如：00E04C1EA996），替换完毕将license.dat重新存盘。网卡物理地址的查找方法：【程序】【附件】【C：命令提示符】【X：IPconfig/all】。图4.1是网卡物理地址获取示意图。软件安装好后，需要
6、将获得的授权文件license.dat等拷贝到安装系统的指定目录下，为后续的授权文件的设置做准备。,（a）进入DOS操作状态,图4.1 网卡物理地址获取示意图,（b）网卡物理地址获取操作及结果,图4.1 网卡物理地址获取示意图,4软件授权的设置软件授权的设置，就是根据系统的要求选择授权方式，设定授权文件。授权方式一般有评估授权，固定授权和浮动授权三种。软件安装好后，运行软件，根据提示进行授权设置，或选择授权的子菜单项进行授权设置。图4.2是Quartus安装时选择授权类型的示意图，图4.3是 Quartus安装时设置授权文件的示意图。5环境变量的设置有的EDA软件安装好后必须设置环境变量才能正
7、常使用。同时安装有多个EDA软件，必须修改环境变量才能正常使用。因此安装好EDA软件后，需要设置或修改环境变量。,环境变量的设置/修改方法是：首先选中【我的电脑】，用鼠标右点弹出【属性】设置框，并选择【高级】属性；接着在弹出的高级属性设置框中点击【环境变量】设置项，在弹出【环境变量】设置框选择新建环境变量或编辑【环境变量】；最后输入变量名、变量值。若系统需设置多个授权文件，编辑系统变量值时应用“；”分隔各个授权文件。图4.4是设置环境变量操作示意图。6驱动程序的安装有的EDA软件，在安装时就把有关硬件的驱动程序一起安装了，但是有的EDA软件安装好后还要单独进行有关硬件的驱动程序的安装。驱动程序
8、安装好后，还要运行EDA软件进行有关硬件的设置后，硬件才能真正使用。,图4.2 Quartus安装时选择授权类型示意图,图4.3 Quartus安装时设置授权文件示意图,图4.4 设置环境变量操作示意图,4.2 常用EDA工具软件操作用例为了节约篇幅，本节先阐述后续五个常用EDA工具软件的操作指南中将要用到的操作用例VHDL源程序及其仿真测试程序。 4.2.1 四位十进制计数器电路【例4.1】用VHDL设计一个计数范围为09999的四位十进制计数器电路CNT9999。为了简化设计并便于显示，该计数器分为两个层次，其中底层电路包括四个十进制计数器模块CNT10，再由这四个模块按照图4.5所示的原
9、理图构成顶层电路CNT9999。其中底层和顶层电路均采用VHDL文本输入。有关VHDL程序如下：,图4.5 CNT9999电路原理图,1CNT10的VHDL源程序 -CNT10.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 ISPORT(CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC );
10、 END ENTITY CNT10;,ARCHITECTURE ART OF CNT10 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK, CLR, ENA) ISBEGINIF CLR=1 THEN CQI=“0000“;ELSIF CLKEVENT AND CLK=1 THENIF ENA=1 THENIF CQI=“1001“ THEN CQI=“0000“;ELSE CQI=CQI+1;END IF;END IF;END IF;END PROCESS;,PROCESS(CLK, CQI) ISBEGINIF CLK
11、EVENT AND CLK=1 THEN IF CQI“1001“ THEN CO=0;ELSE CO=1; END IF;END IF;END PROCESS;CQ=CQI; END ARCHITECTURE ART;,2CNT9999的VHDL源程序 -CNT9999.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT9999 ISPORT(CLR: IN STD_LOGIC;CLK: IN STD_LOGIC;ENA: IN STD_LOGIC;DOUT: OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
12、 END ENTITY CNT9999;,ARCHITECTURE ART OF CNT9999 ISCOMPONENT CNT10 ISPORT(CLK, CLR, ENA: IN STD_LOGIC;CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO: OUT STD_LOGIC);END COMPONENT CNT10;SIGNAL S0,S1,S2,S3:STD_LOGIC;BEGINU0:CNT10 PORT MAP(CLK, CLR, ENA, DOUT(3 DOWNTO 0), S0); U1:CNT10 PORT MAP(S0, CLR, ENA,
13、DOUT(7 DOWNTO 4), S1);U2:CNT10 PORT MAP(S1, CLR, ENA, DOUT(11 DOWNTO 8), S2);U3:CNT10 PORT MAP(S2, CLR, ENA, DOUT(15 DOWNTO 12), S3); END ARCHITECTURE ART;,4.2.2 计数动态扫描显示电路【例4.2】用VHDL设计一个计数范围为09999的计数器，并将计数结果使用动态扫描的方式进行显示。,图4.6 0-9999计数动态显示电路原理图,为了简化设计并便于显示，该计数动态扫描显示电路分为两个层次，其中底层电路包括四个十进制计数器模块CNT10、
14、动态显示控制信号产生模块CTRLS、数据动态显示控制模块DISPLAY等三个模块，再由这六个模块按照图4.6所示的原理图构成顶层电路DTCNT9999。其中底层的六个模块是用VHDL文本输入，顶层的电路系统则采用原理图输入。DTCNT9999中的CLK1是计数时钟信号；CLK2是动态扫描控制时钟信号，要求在24Hz以上； CLR为清零信号；ENA为计数时钟信号；COM为数码管公共端控制信号；SEG为数码管的显示驱动端，分别接ag。十进制计数器模块CNT10的VHDL程序见例题4.1，其余两个模块的VHDL程序如下：,1CTRLS的VHDL源程序 -CTRLS.VHD LIBRARY IEEE;
15、 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRLS ISPORT(CLK: IN STD_LOGIC;SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END ENTITY CTRLS;,ARCHITECTURE ART OF CTRLS ISSIGNAL CNT: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK) ISBEGINIF CLKEVENT AND CLK=1 THENIF CNT=“111“ THEN CNT=
16、“000“;ELSE CNT=CNT+1;END IF ;END IF;END PROCESS;SEL=CNT; END ARCHITECTURE ART;,2DISPLAY的VHDL源程序 -DISPLAY.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DISPLAY ISPORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0);DATAIN: IN STD_LOGIC_VECTOR(15 DOWNTO 0);COM: OUT STD_LO
17、GIC_VECTOR(7 DOWNTO 0);-LEDW: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY DISPLAY;,ARCHITECTURE ART OF DISPLAY ISSIGNAL DATA: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP1: PROCESS(SEL) ISBEGINCASE SEL ISWHEN “000“ = COM COM COM COM COM COM COM COM COM=“11111111“;END CA
18、SE ;END PROCESS P1;,-LEDW DATA DATA DATA DATA DATA=“0000“;END CASE;,CASE DATA ISWHEN “0000“ = SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG=“00000000“;-00HEND CASE ;END PROCESS P2; END ARCHITECTURE ART;,图4.7 EDA仿真测试模型,4.2.3 EDA仿真测试模型及程序,1EDA仿真测试模型,使用EDA技术进行电子系统设计仿真测试的模型如图4.7所示。仿真的基本步骤如下：（1）分析系统设计要求和设计
19、思想，弄懂系统的工作原理/工作流程；（2）了解各种输入信号及要求，设置各种输入激励信号：各输入信号本身的要求，相互之间的要求（如输入的先后，时间间隔的大小，上升沿/下降沿等）；各种输入信号的设置有两种：仿真波形直接设置，测试程序文本设置；测试用例应尽可能覆盖整个系统的各种可能情况。（3）估计各种输出的期望值：对应各种可能的输入，估计其输出期望值；（4）进行实际仿真及结果分析：执行仿真操作，进行实际仿真，并将仿真结果与期望值进行比较与分析；（5）仿真改进与完善：若仿真结果与期望值不一致，则查找原因，进行程序和仿真设置值修改，直到完全达到要求为止。,2EDA仿真测试程序EDA仿真测试程序就是通过以
20、文本编程的方式给被测试的设计实体提供输入信号，一般包括两个部分：（1）根据测试的各种要求给输入信号进行赋值；（2）通过元件例化语句建立与测试平台内输入信号和输出信号的映射关系。下面给出例4.1中CNT10和CNT9999的VHDL仿真测试程序。【例4.3】 09999的四位十进制计数器电路的的VHDL仿真测试程序。,1CNT10的仿真测试程序 -CNT10_TB.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10_TB IS END ENTITY CNT10_T
21、B; ARCHITECTURE ART OF CNT10_TB ISCOMPONENT CNT10 ISPORT(CLK : IN STD_LOGIC;CLR : IN STD_LOGIC;ENA : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO : OUT STD_LOGIC );END COMPONENT CNT10;,-INPUT SIGNALSSIGNAL CLK : STD_LOGIC;SIGNAL CLR : STD_LOGIC;SIGNAL ENA : STD_LOGIC;-OUTPUT SIGNALSSIGNAL C
22、Q : STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CO : STD_LOGIC; BEGINUUT: CNT10 PORT MAP(CLK=CLK, CLR=CLR, ENA=ENA, CQ=CQ, CO=CO);PROCESSBEGINCLK = 0; LOOP CLK =1, 0 AFTER 5 NS; WAIT FOR 10NS ; END LOOP;END PROCESS;CLR = 1, 0 AFTER 20 NS, 1 AFTER 1000 NS;ENA = 0, 1 AFTER 40 NS, 0 AFTER 1000 NS; END ARCHITEC
23、TURE ART;,2CNT9999的仿真测试程序 -CNT9999_TB.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT9999_TB IS END ENTITY CNT9999_TB; ARCHITECTURE ART OF CNT9999_TB ISCOMPONENT CNT9999 ISPORT(CLK : IN STD_LOGIC;CLR : IN STD_LOGIC;ENA : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VE
24、CTOR(15 DOWNTO 0);END COMPONENT CNT9999;,-INPUT SIGNALSSIGNAL CLK : STD_LOGIC;SIGNAL CLR : STD_LOGIC;SIGNAL ENA : STD_LOGIC;-OUTPUT SIGNALSSIGNAL DOUT : STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINUUT1: CNT9999 PORT MAP(CLK=CLK, CLR=CLR, ENA=ENA, DOUT=DOUT);PROCESSBEGINCLK = 0; LOOP CLK =1, 0 AFTER 5 NS; WAI
25、T FOR 10NS ; END LOOP;END PROCESS;CLR = 1, 0 AFTER 20 NS, 1 AFTER 1600 NS;ENA = 0, 1 AFTER 40 NS, 0 AFTER 1600 NS; END ARCHITECTURE ART;,4.3 Altera Quartus操作指南,Quartus 8.0是Altera公司的新近推出的EDA软件工具，其设计工具完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。第三方的综合工具，如Leonardo Spectrum、Synplify Pro、FPGA Compiler 有
26、着更好的综合效果，因此通常建议使用这些工具来完成VHDL/Verilog源程序的综合。Quartus 可以直接调用这些第三方工具。同样，Quartus 具备仿真功能，也支持第三方的仿真工具，如Modelsim。此外，Quartus 为Altera DSP开发包进行系统模型设计提供了集成综合环境，它与MATLAB和DSP Builder结合可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。Quartus 还可与SOPC Builder结合，实现SOPC系统开发。,4.3.1 Quartus 的初步认识,1. Quartus 的主界面介绍Quartus 8.0的主菜单包括
27、：【File】菜单，主要功能是新建、打开和保存一个工程或者资源文件；【Edit】菜单，主要包含了一些与文本编辑相关的功能选项；【View】菜单，主要功能是隐藏或显示工程管理器、管脚查找器等操作视图；【Project】菜单，主要功能是工程的一些操作；【Assignment】菜单，主要功能是对工程进行设置的相关操作；【Processing】菜单，包含了对工程的一些操作命令或子菜单项；【Tools】菜单，包含了进行设计的一些操作工具；【Window】菜单，主要功能是排列规划窗口，使读者容易阅读和管理。图4.8 是Quartus 8.0的主界面及工程信息分布图。,图4.8 Quartus 8.0的主界
28、面及工程信息分布图,2文件及工程建立先执行【File】【New】，新建源程序，新建文件类型的选择界面如图4.9所示。再执行【File】【New Project Wizard】，如图4.10所示，打开新建工程向导，根据提示进行有关设置或选择，创建一个新的工程，并要求工程名与顶层文件名一致。对于已经建立的文件或工程，需要使用时打开即可。 3工程实现的设置工程实现设置主要包括指定目标器件；编译过程设置；EDA工具选择；Analysis & Synthesis设置；Fitter（适配）设置；仿真设置等。工程设置既可在建立工程的过程中根据提示进行设置，也可在建立工程的过程中跳过某些设置项，而在工程建立后
29、对工程实现进行设置或修改。图4.11是在已建立工程的基础上对工程实现设置的一个操作界面。,图4.9 新建文件类型的选择界面,图4.10 新建工程向导操作,图4.11 工程实现设置的一个操作界面,4工程编译及分析工程编译及分析包括编译方式选择；启动编译器；查看编译结果。而查看编译结果包括查看逻辑适配资源报告、RTL视图、时序分析结果等。图4.12是工程编译的形式的操作选择图。5工程仿真及分析工程仿真及分析步骤为：建立仿真波形文件或仿真测试文本程序；设置仿真器； 运行有关仿真器进行仿真； 进行仿真结果分析（包括查看仿真波形报告，分析仿真波形）。图4.13是仿真操作选择界面。,图4.12 工程编译的
30、形式的操作选择图,图4.13 仿真操作选择界面,6芯片的管脚锁定芯片的管脚锁定就是将设计实体的管脚与目标芯片特定的可输入输出管脚建立一一映射的过程。它包括两个方面：一是需设定未用的管脚；二是根据需要进行管脚的锁定。图4.14是管脚锁定的操作界面。7编程下载及验证编程下载及验证步骤包括： 编程下载硬件准备；打开编程器窗口； 建立被动串行配置链； 器件编程下载。图4.15是编程下载的操作界面。对含有多个模块多个层次的设计与测试，通常按照自底向上的方法进行设计与测试，因此往往是25步交错在一起先进行低层次各模块的设计，待低层次各模块的设计与测试完毕后，再按照27步进行顶层模块的设计与测试。,图4.1
31、4 管脚锁定操作界面,图4.15 编程下载的操作界面,4.3.2 Quartus 的基本操作,【例4.4】 使用Quartus 设计和测试例4.1中的CNT9999。1文件及工程建立首先为该设计(工程)建立一目录，如F：EDA115EDA115CX4.3CNT9999，然后运行Quartus 8.0，进入Quartus 8.0集成环境。,1）新建文件在Quartus 8.0集成环境屏幕上方选择“新建文件”按钮，或选择菜单【File】【New】，出现如图4.16所示的对话框，在框中选中【VHDL File】，按【OK】按钮，即选中了文本编辑方式。在出现的文本编辑窗口中输入例4.1所示的CNT10
32、.VHD源程序。输入完毕后，选择菜单【Flie】【Save As】，即出现文件保存对话框。首先选择存放本文件的目录F：EDA115EDA115CX4.3CNT9999，然后在【文件名】框中输入文件名CNT10，然后按【保存】按钮，即把输入的文件保存在指定的目录中。图4.17是新建的文件CNT10.VHD。根据同样的方法输入并保存CNT9999.VHD。,图4.16 Quartus 8.0新建文件类型的选择框,2）新建工程Quartus 将每项设计均看成是一个工程。由于本设计分为两个层次，根据自底向上的设计与调试原则，因此需要先将底层的模块设计分别建立各自的工程并将其调试好，最后才进行顶层的电路
33、系统的设计。下面以CNT9999模块工程的建立来说明工程建立方法。执行【File】【New Project Wizard】，打开新建工程向导（见图4.18），将出现如图4.19所示的对话框。图4.19中最上面一栏指示工作目录，可单击最上面一栏右侧的【 】按钮，找到相应的目录下的文件（一般为顶层设计文件），这里选择CNT9999.VHD，将其打开，图中的第二栏为项目名称，可以为任何名字，推荐为顶层设计的文件名。第三栏为顶层设计的实体名。设置完后，可直接单击【Finish】按钮结束工程建立。若单击【Next】按钮，接着会出现添加项目文件、器件选择、EDA工具选择等操作选择提示框，根据需要进行有关设
34、置。,图4.17 新建的文件CNT10.VHD,图4.18 新建工程操作子菜单,图4.19 新建工程工程参数设置,3）将文件添加到对应的工程,图4.20 添加文件到工程操作子菜单,图4.21 选择文件添加到工程,执行图4.20所示的添加文件到工程操作子菜单，弹出如图4.21所示的添加文件操作界面，最上面的一栏【File Name】用于加入设计文件，可单击右键【 】按钮，找到相应的目录下的文件并加入。单击【Add All】按钮，将设定目录下的所有VHDL文件加入到此工程。设置完成后，单击【OK】按钮即可 。,2工程实现的设置在对工程进行编译前，需要进行有关工程实现的设置。若工程编译后对工程有关设
35、置进行了修改，需重新进行编译，有关修改设计才能真正有效。1）目标器件设置（1）选择目标芯片单击【Assignments】菜单下的【Device】，打开如图4.22所示的对话框，先选择目标芯片系列，再选择目标芯片型号规格。首先在【Family】栏中选择Cyclone系列；然后在【Target device】选项框中选择【Specific device selected in Available deviceslist】,即选择一个确定的目标芯片。再在【Available devices】列表中选择具体芯片EP2C8Q208C8N。,图4.22 目标芯片选择,（2）选择配置器件的工作方式单击图4.
36、22中的【Device & Pin Options】按钮，进入如图4.23所示的选择窗口。首先选择【General】项，在【Options】栏中选中【Auto-restart configuration after error 】，使对FPGA配置失败后能自动重新配置，并加入JTAG用户编码。当鼠标选中相应的项目时，下面的【Description】栏将有相应的说明。（3）选择配置器件的编程方式PC机对FPGA的在系统编程通常采用JTAG下载方式。如果应用系统需要脱离PC机工作时，则需要将配置数据存放在FLASH中，通过主动串行模式（AS Mode）和被动串行模式（PS Mode）进行配置。按照
37、图4.24所示选择合适的配置器件的编程方式。,（4）选择输出设置单击图4.24中的【Programming Files】栏，打开【Programming Files】页，选中【Hexadecimal (Intel-Format) output Files】，此时在生成下载文件的同时，产生二进制配置文件*.hexout。此文件用于单片机与EPROM构成的FPGA配置电路系统。（5）选择目标芯片的闲置引脚的状态点击图4.24中的【Unused Pins】栏，出现如图4.25所示的窗口。对设计中未用到的器件引脚，有三种处理方式：输入引脚（呈高组态）、输出引脚（呈低电平）或输出引脚（输出不定状态）。为
38、了避免未用到的引脚对应用系统产生影响，甚至损坏芯片会配置器件，通常情况下我们选择第一项。,图4.23 选择配置器件的工作方式,图4.24 选择配置器件的编程方式,图4.25 目标芯片未用引脚的设置,2）编译过程设置根据图4.26所示的编译过程设置选项进行合适的选择。,图4.26 编译过程设置,3）EDA工具选择根据图4.27所示的EDA工具设置选项进行合适的选择。,图4.27 EDA工具选择图,4）Analysis & Synthesis设置根据图4.28所示的Analysis & Synthesis设置选项进行合适的选择。,4.28 Analysis & Synthesis设置,5）Fitt
39、er（适配）设置 根据图4.29所示的Fitter设置选项进行合适的选择。,图4.29 Fitter（适配）设置,6）仿真设置 根据图4.30所示的仿真设置选项进行合适的选择。,图4.30 仿真设置,3工程编译及分析Quartus 的编译器由一系列处理模块构成，这些模块完成对设计项目的检错、逻辑综合、结构综合、输出结果的编译配置、时序分析等功能。在这个过程中将设计项目适配到FPGA/CPLD目标器件中，同时产生各种输出文件编译报告，包括器件使用统计、编译设置、RTL级电路显示、期间资源利用率、状态机的实现、方程式、延时分析结构、CPU使用资源等。编译器首先从工程设计文件间的层次结构描述中提取信
40、息，包括每个低层次文件中的错误信息，供设计者排除。然后将这些层次构建产生一个结构化的、以网表文件表达的电路原理图文件，并把各层次中所有的文件结合成一个数据包，以便更有效地处理。在编译前，设计者可以通过各种不同的设置，指导编译器使用各种不同的综合和适配技术，以便提高设计项目的工作速度，优化器件的资源利用率。在编译过程中及编译成后，可以从编译报告窗口中获得所有相关的详细编译结果，以利于设计者及时调整设计方案 。,1）编译操作的种类对工程的编译，我们可以选择三种操作形式：全编译形式；分步编译形式；流程编译形式，如图4.31所示。,图4.31 三种编译形式的操作选择,2）编译结果的查看（1）编译结果报
41、告：全编译后，先后执行主菜单【Processing】下的【Compilation report】和【Classic Timing Analyzer Tool】子菜单，会分别出现编译结果报告窗口和典型时序分析窗口，可选择查看有关编译结果或执行【Start】进行典型时序分析。再执行主菜单【Window】下的级联、水平、垂直等多窗口排列方式子菜单项，就会出现图4.32所示的编译结果报告和时序分析报告。 （ 2）电路网表结果经过逻辑综合适配后，可以使用网表查看器有关电路网表信息。图4.33是使用网表查看器查看有关网表信息的操作子菜单。图4.34是有关网表查看结果。,图4.32 编译结果报告和时序分析报
42、告,图4.33 查看有关网表信息的操作子菜单,图4.34 RTL视图和工艺映射视图,4工程仿真及分析对工程编译通过之后，必须对其功能和时序进行仿真测试，以了解设计结果是否满足原设计要求。1）打开波形编辑器执行【File】【New】，在弹出的窗口中选择【Vector Waveform File】项，打开空白的波形编辑器，如图4.35所示。2）设置仿真时间区域和最小时间周期将仿真时间设置在一个比较合理的时间区域。选择【Edit】菜单中的【End Time】项，在弹出的窗口中的【Time】栏处输入【100】，单位选择【ms】，将多个仿真区域的时间按设为100ms，单击【OK】按钮，结束设置。选择【E
43、dit】菜单中的【Grid Size】项，在弹出的窗口中的【Time Period】栏处输入【20】，单位选择【ns】。,图4.35 新建仿真波形文件操作,3）在波形编辑器中引入信号节点在新建的波形窗口空白处，用鼠标左键双击，弹出插入节点或总线的操作窗口，再点击 【Node Finder】按钮，弹出【Node Finder】窗口。在此窗口的【Filter】框中选择【Pins：all】，然后单击【List】按钮，于是在下面的【Nodes Found】窗口中出现了工程CNT9999中的所有端口引脚名，如果此时没有出现端口引脚名，则可以重新编译一下。选择我们需要仿真观察的信号波形并移到窗口右边。在这
44、里，把所有的端口引脚名CLK、CLR、ENA、DOUT150全部插入，如图4.36所示。或者执行【View】 【Utility Windows】 【Node Finder】命令，弹出【Node Finder 】对话框。在此窗口中的【 Filter 】 框中选择 【 Pins：all 】 ，然后单击】List【按钮，于是在下面的【Nodes Found】窗口中出现了工程CNT9999中的所有端口引脚名，如果此时没有出现端口引脚名，则可以重新编译一下。用鼠标将我们需要仿真观察的信号拖到波形编辑器窗口。在这里把所有的端口引脚名【CLK】、【CLR】、【ENA】、【DOUT150】全部插入，如图4.3
45、7所示。,图4.36 引入信号节点操作方法之一示意图,图4.37 引入信号节点操作方法之二示意图,4）编辑输入波形波形观察窗左排按钮是用于设置输入信号的，使用时只要先用鼠标在输入波形上拖一下需要改变的黑色区域，或选中整个信号，然后点击左排相应按钮，根据弹出的设置选择框进行有关设置即可。选中【 】按钮，按鼠标左键或右键可以放大或缩小波形显示，以便在仿真时能够浏览波形全貌。波形设置过程如图4.38所示。5）设定数据格式单击信号【CLK】、【CLR】、【ENA】、【DOUT150】旁边的【+】号，可以打开该信号的各个分量，查看信号的每一位。如果双击【+】号左边的信号标记，可以打开信号格式设置的对话框
46、，如图4.38所示。通过【Radix】窗口可以设置信号的格式。我们将信号 【CLK】、【CLR】、【ENA】、【DOUT150】全部设定为十六进制。,图4.38 编辑输入波形及设置数据格式,6）波形文件存盘选择【File】菜单下的【Save】命令，以默认名为CNT9999.vwf的波形文件存入当前程所在文件夹中。本操作根据要求将各输入信号【CLK】、【CLR】、【ENA】的波形设置成如图4.39所示的波形。,图4.39 设置好并存盘的波形图,7）仿真器参数设置选择【Assignment】菜单下的【Settings】项，在【Settings】窗口中左侧【Category】栏中选择【Simulat
47、or Settings】项，打开如图4.40所示的窗口。在【Simulation mode】项目下选择【Timing】，即时序仿真，在【Simulation input】栏中，单击按钮，找到并选择仿真激励文件【CNT9999.vwf】。在【Simulation period】栏中选择【Run simulation until all vector stimuli are used】，即全程仿真。根据仿真的要求还可选择功能仿真等其它仿真形式以及进行其它的设置。8）启动仿真器选中【Processing】菜单下的【Start Simulation】，如图4.41所示，或者直接单击工具栏上的快捷方式，
48、直到出现【Simulation was successful】对话框为止。,图4.40 仿真器参数设置,图4.41 启动仿真器,9）观察仿真结果仿真成功后，仿真波形文件【Simulation Report】通常会自动弹出。CNT9999的时序仿真结果如图4.42所示。注意，Quartus的波形编辑文件(*.vwf)与波形仿真报告文件（Simulation Report）是分开的。如果没有弹出仿真完成后的波形文件，可以通过【Processing】菜单下的【Simulation Report】命令，打开波形报告。如果无法在窗口展开显示时间轴上的所有波形图，可以在仿真报告窗口中单击鼠标右键，选择【Z
49、oom】项下的【Fit in Window】选项，并通过【 】按钮，调节波形的比例。通过观察我们的仿真结果，达到了我们预定的要求。按照同样的方法进行其它模块的仿真。,图4.42 CNT9999的时序仿真结果,5芯片管脚的锁定工程编译和有关仿真都通过后，就可以将配置数据下载到应用系统进行验证。下载之前首先要对系统顶层模块进行引脚锁定，保证锁定的引脚与实际的应用系统相吻合。1）目标芯片的确认及闲置引脚的设定管脚锁定前，先进行芯片的确定或修改，如图4.43所示。单击图4.43中的【Device & Pin Options】按钮，在弹出的【UnusedPins】设置框中进行闲置引脚的设定，详见前述的图4.25所示。对设计中未用到的器件引脚，有三种处理方式：输入引脚（呈高组态）、输出引脚（呈低电平）或输出引脚（输出不定状态）。通常情况下我们选择第一项，避免未用到的引脚对应用系统产生影响。,
