1、第 9章 Verilog语言规则 9.1 文字规则9.2 数据类型9.3 操作符9.4 基本语句9.5 用库元件实现结构描述9.1 文字规则n 常量 在程序运行过程中，其值不能被随意改变的量。n 常量的三种形式： 整数、实数、字符串 。n 1. 整数n 十进制数的形式的表示方法 :表示有符号常量n 例如： 30、 2n 带基数的形式的表示方法 : 表示常量n 格式为： n 例如： 3b101、 5o37、 8he3， 8b1001_0011n 注：n (1) 为了提高可读性，在较长的数间可用下划分开；n (2) 若不注明位宽和进制，或仅用 D注明进制时，都是十进制数字，其默认宽度是 32位；n
2、 (3) 若未注明某整数的位宽，仅标注了数制，则其宽度即为此数制规定的数值中对应的位数，如 466=9o466。n (4) 整数可在前面带正 /负符号，但不能放在数制内。n (5)如果定义的位宽比实际要短，则多余位数从高位被截。2. 实数n 实数属于十进制数，有两种格式：n 十进制记数法 如： 0.1、 2.0、 5.67(小数点两边必须有数字 )n 科学记数法 如 : 23_5.1e2、 5E-4 (即 23510.0、 0.0005)n Verilog语言可以将实数转换成整数，方法是将实数通过四舍五入的方法转换为最近的整数。n Verilog允许用参数定义语句定义一个标识符来代表一个常量，
3、称为符号常量。定义的格式为：n parameter 参数名 1常量表达式 1,参数名 2常量表达式 2,;n 如 : n parameter BIT=1, BYTE=8, PI=3.14;3. 字符串n 字符串有两种： 一是文字字符串；二是数字字符串。n (1) 文字字符串是用双引号括起的一串字符串，字符串不能分成多行书写。n 如 “ERROR”,”Both S and Q equal to 1”n 字符串的作用主要是用于仿真时显示一些相关的信息，或者指定显示格式。n 字符串变量属于 reg型变量，其宽度为字符串中字符个数乘以 8。用 8位 ASCII值表述字符等同于无符号整数，因此字符串就是
4、 8位 ASCII值的序列。例如为了存储字符串“ERROR”，所定义的 reg变量 必须预备 40(8*5)个逻辑位。n reg8*5:1 ALM:initial begin ALM=“ERROR”;endn (2) 数位字符串也称位矢量，数位字符串与文字字符串相似，但所代表的是二进制、八进制或十六进制的数组。4. 标识符n 标识符 -可以是常数、变量、信号、端口、或参数的名字，也可以是赋值对象的名称。n 标识符的命名规则：n 以字母开头，由字母、数字和下划线 (单个，且前后均有字母或数字 )构成n 长度小于或等于 1023n 区别大小写5. 关键字n 关键字 语言已赋予特定含义的标识符n 关
5、键字的作用 说明语言的结构、语句的表述或特定值。n 关键字书写规则n 大小写敏感，通常都是小写。n 在程序编辑窗口中用颜色区分。n 不允许用户标识符与关键字同名。9.2 数据类型n 数据类型 -Verilog用来表示硬件中的物理连接、数据存储对象和传输单元等。n Verilog中变量的数据类型有两种：n 网线类型 (net型 )n 寄存器类型 (register型 )n 注：n 2005版本中，已将原来的寄存器型 (register)改为变量 (variable)型。9.2.1 net网线类型n Net型变量的作用：n 常被综合为硬件电路中的 物理连接 ，其特点是输出的值紧跟输入值的变化而变化
6、。因此，常被用来表示以 assign关键字引导的组合电路描述。n 在结构描述中将其连接到一个门元件模块的输出端。n 说明：n 如果 net型变量没有连接驱动，其值为高阻态 z。n 输入、输出型变量都默认为 net类型中的一种子类型，即wire类型。n 可综合的 net型子类型有： wire、 tri、 supply0、supply1四种。其中 wire类型最常用。 tri和 wire唯一区别在于书写上的不同，其功能及使用方法完全一样。定义 tri只是为了增加程序的可读性，表示有三态功能。n supply0和 supply1分别表示地线 (逻辑 0)和电源 (逻辑 1)，其它一些类型还有 tri
7、0(下拉类型 )、 tri1(上拉类型 )、 wand(线与类型驱动 )、 wor(线或类型驱动 )、 trior三态线或类型。9.2.2 register寄存器类型n register类型或 variable类型变量除了可以描述组合电路外还具有 寄存特性 ，即具有在接受下一次赋值前，保持原值不变的特性。n register类型变量必须放在过程语句中，如 initial、 always引导的语句中，通过过程赋值语句，包括阻塞与非阻塞语句完成赋值操作。换言之， 在 always和 initioal等过程结构内被赋值的变量必须定义成 variable类型 。n vatiable类型包含 五种不同的
8、数据类型 ，但仅 reg和 integer类型是可综合的。其余三种类型分别是：n (1)时间寄存器类型 time，用以定义 32位带符号整型寄存器变量。n (2)实数寄存器类型 real，用以定义 64位带符号实数型寄存器变量。n (3)实数时间寄存器类型 realtime，用以定义 64位带符号实数型寄存器变量。n real和 time两种寄存器型变量主要用于仿真，不对应任何具体的硬件电路。 time主要用于对模拟时间的存储与处理，real主要表示实数寄存器。9.2.3 存储器类型 n 存储器类型 memory实际上是 reg类型的扩展类。 存储器可看成由 reg定义的二维矢量 。即由一组寄存器构成的阵列，若干个相同宽度的寄存器矢量 (一维位矢 )构成的阵列即构成了一个存储器。 Verilog就是通过 对 reg类型的变量建立数组类对存储器建模 的，从而可以借此描述 RAM、 ROM等存储器或寄存器数组。n 例如：n reg7:0 mem127:0;n /定义一个 128个存储单元，每个存储单元位宽为 8位的存储器
