1、河北工业大学城市学院本科毕业设计（论文）前期报告0河北工业大学城市学院本科毕业设计（论文）前期报告一、文献综述1、本课题国内外发展现状浮点运算单元主要有两种实现方式：以执行单元的形式集成于微处理器内部；以协处理器的形式同主处理器协同工作。通用处理器普遍将浮点运算单元集成在处理器内部，以英特尔公司和 AMD 公司的 X86 系列处理器为典型代表，通常包含多个可并行执行的浮点运算单元，支持复杂的浮点指令集和多种浮点 SIMD 指令，其设计复杂度高，性能强大，相应的成本与功耗也较大。嵌入式处理器通常提供浮点协处理器来专门处理浮点运算，以 ARM 公司的 ARM 系列处理器为典型代表。ARM 提供的
2、VFP II 浮点协处理器仅支持各种基本的浮点运算指令，但其成本小、功耗低；而且可根据具体需求决定其支持的精度以及是否需要集成浮点协处理器，灵活性大。国际上对浮点运算单元的研究始于二十世纪七十年代末。经过将近 30 年的发展，浮点运算单元经历了多次架构变革和性能飞跃，广泛地被使用于各种微处理器中。国内在该方面的研究工作也取得了不少成果，如国防科技大学基于 X86 架构的微处理器浮点功能部件、西北工业大学基于 PowerPC 架构的微处理器浮点处理单元和中科院基于 MIPS 架构的龙芯微处理器浮点运算单元等。面对国外各种先进处理器的激励竞争，研究性能更高、功耗更低的浮点运算单元对进一步提高国产处
3、理器的整体性能、增加市场竞争力具有重要意义。现如今，以 FPGA 芯片生产厂商为主的公司在基于 FPGA 实现 FFT 的研究方面处于绝对领先的地位。例如Xilinx 公司推出了 140MHz 时钟频率下，处理速度达到 1us 的 1024 点 FFT 处理 IP 核，采用 800 万门的 Virtex II 器件实现；Altera 公司在 2005 年推出的 FFT IP 核全面支持其最新器件，此口核计算 16 位 1024 点定点FFT 仅需 663us。虽然这些公司的 IP 核可最大程度的发挥芯片的性能，但由于其价格昂贵(Akem 公司的 FFT IP 核售价为 7995 美元)、往往只
4、具备定点运算功能以及无法按照系统的实际需求进行改进等缺点，使其还难以在我国基层应用领域普及。我国 FPGA 技术起步较晚，但进入 21 世纪后，发展势头迅猛。目前，许多大学和研究所都在积极研发具有自主知识产权的 FFT 模块，包括定点、块浮点以及浮点。但由于技术基础薄弱，所设计的 FFT 处理器无论在速度、精度还是系统可扩展度上都与国外产品有一定差距。因此，如何使用 FPGA 设计出满足高速、高精度、高可靠性要求的 FFT IP 核，已成为现今我国数字信号处理硬件实现的研究热点，并已取得一定成绩。2、课题研究的目的和意义 本课题研究目的是基于FPGA将浮点运算结合实际应用设计一个浮点运算器，主
5、要目的是给出系统的整体框架设计和各模块的实现，包括芯片的选择、各模块之间的时序以及控制、每个运算模块详细的工作原理和算法设计流程；通过VHDL语言编程来实现浮点数的加减、乘除基本运算功能；对系统的主要模块进行开发设计及河北工业大学城市学院本科毕业设计（论文）前期报告1功能仿真，验证基于FPGA的浮点运算。随着FPGA技术的不断成熟以及它所具有的高速、高集成、低成本、可在线编程等优点,使FPGA广泛应用于各科学领域。并且随着FPGA近些年在体系结构、工艺水平和设计手段方面的不断改进、提高和完善，合理地控制了成本，突破了原有的技术瓶颈，克服了专用处理器灵活性不足的缺点，同时，器件在容量、速度、资源
6、方面有了进一步的提高，使得采用FPGA代替专用处理器来实现浮点运算处理成为一种趋势并显示出了极大的潜力。开发者可以根据用户要求，选择适当的FPGA产品，自行开发设计，使之成为集高速、低成本、开发周期短等优点的实现浮点运算的理想选择。3、实现方法概述通过查阅相关资料，我了解到这一课题曾用到的一些方法，现归纳如下：（1）基于硬件平台，浮点运算器的设计与实现都是在开发的多功能 EDA 实验台上完成的。根据不同的要求，规划不同控制逻辑，通过把控制逻辑下载到 FPGA 芯片中构成自己的硬件平台；（2 ）基于原理图方式实现浮点运算器功能, 采用原理图方式设计一个浮点运算器，在 FOUNDA-TION 3.
7、1 原理图编辑环境中设计出浮点运算器的具体原理电路，规定器件的输入/输出，并定义好相应的网络名称和总线名称。在整个浮点运算器的设计过程中，核心部件是加法器、移位寄存器和计数器；（3）基于 VHDL 语言，电路模块化结构设计，对各个部分编写 VHDL 算法，进行编译、仿真、逻辑综合、适配及程序下载，通过 EDA 试验箱进行验证。经过一系列的比较我认为基于 FPGA 芯片为核心，利用 VHDL 语言设计相对来说更好一些：VHDL 对设计的描述具有相对的独立性，可以不懂硬件的结构，也不必管理最终实现的目标器件是什么而进行独立的设计。根据这段时间查阅、思考、分析设计的心得，现将自己的总体设计方案描述如
8、下：设计的浮点运算器采用自上而下的设计方法，采用模块化机构设计，整个系统的设计流程如图 1 所示。其中，行为级仿真就是使用 VHDL 语言编写浮点运算器系统的结构、行为、功能、输入和输出接口；然后进行图 1 基于 FPGA 浮点运算器设计流程图河北工业大学城市学院本科毕业设计（论文）前期报告2功能仿真，指对电路的功能进行测试，验证功能是否符合设计要求，通过该仿真能及时发现设计中的错误，在设计输入阶段就可以进行逻辑设计的修改；时序仿真就是用仿真软件验证电路的时序，它对系统和各模块进行时序仿真并分析时序关系，能较好地反映出芯片的实际工作情况，确保设计的可靠性；板级验证是 FPGA 设计开发流程的最
9、后步骤就是在确认时序仿真正确无误后，将生成的配置文件通过下载电缆写到芯片中进行测试。各模块使用 VHDL 语言进行设计，并分别进行 MAX+PLUS II 时序仿真。最后，在 MAX+PLUS环境下进行整体电路的模拟仿真。二、工作汇报1、 工作过程以及遇到的问题这一阶段我在对毕业设计任务书进行认真的分析与思考的基础上，熟悉了 IEEE-754 浮点标准以及浮点加减乘除运算规则，有目的地收集分析了一些与课题相关的资料和书籍，并熟读其中的一些，如 EDA 实用技术及应用、 CPLD/FPGA 常用模块与综合系统设计实例精讲 、基于 VHDL 的浮点算法研究、基于 FPGA 的浮点运算器的设计与实现
10、论文等。通过几个实验程序的设计仿真我对课题涉及到的理论知识及实验技能有了一定的了解和掌握。在这一阶段遇到的主要问题有：（1）浮点数四则运算的具体规则是什么，在运算的时候应该注意哪些细节问题，如何在 VHDL 语言中解决这些细节问题；（2）通过了解浮点数运算的规则，再设计浮点运算器的大体轮廓，整个系统由哪几个模块构成，各个模块的组成和所实现的功能是怎样的；（3）各个模块如何衔接起来组成一个整体系统；（4）复位和清零信号如何确保输入信号中不会出现毛刺信号；（5）多时钟系统对各种信号进行采样，各个时钟信号如何设置，保证系统的稳定性。2、 解决问题的方法、效果、启示（1）通过对资料的学习了解可以对很详
11、细的掌握浮点运算的规则，在运算的时候应该注意浮点数的阶码溢出问题，还有规划浮点数的问题，这些问题在编写 VHDL 程序的时候也尤为重要。（2）设计时，采用自顶向下的方法，将系统按逻辑功能划分模块，使用 VHDL 语言分别分别对各模块进行设计，设计完成后再分别进行 MAX+Plus II 时序仿真。最后，进行整体电路的模拟仿真。这样可以从总体上把握设计的思路和进程，易于早期发现错误，并提高设计的效率。（3）复位和清零信号最好从器件的输入引脚直接引入。给数字逻辑电路设置一个主复位引脚是很好的方法，即通过主复位引脚给电路中每个功能单元馈送清零或置位信号。河北工业大学城市学院本科毕业设计（论文）前期报
12、告3（4）常用的消除信号毛刺影响的方法有两种：一是通过同步电路对后续电路的改进，避免毛刺对后续电路的影响；另一种方法是在计数过程和组合逻辑中就避免毛刺的产生。采用格雷码计数器，在每次计数状态变化过程中只有一位信号发生变化，可以大大减少毛刺产生的可能。（5）与其它电路不同，浮点运算器在实现过程中必须注意时序问题。时序仿真是考虑了各个门的时延，设计出相应的逻辑。通过对出现问题的思考进一步加强了对模块化的理解，对于每个部分的功能有及其对整个设计的作用有了更清楚的认识，对往后阶段对本课题的设计有了更深的掌握。3、 进度完成情况及后期计划1）现在已经完成了如下内容：通过对任务书的认真阅读分析和思考，我阅
13、读了 EDA 实用技术及应用、基于 VHDL 浮点算法研究、还有“基于 FPGA 的浮点运算器的设计与实现”等相关论文，对所做课题有了整体的了解和把握。从设计所要求的内容来看，基于 FPGA 的浮点运算器所实现的功能如下：（1）能够对输入的两个浮点数进行加减乘除四则运算；（2）将编写好的器件编程文件下载到目标芯片中，进行硬件的测试。浮点运算的结果显示在多功能EDA 实验台相应的发光二极管上，通过观测，可以证实所设计的浮点运算器是正确的。下一步要做的是根据系统要求实现的功能，根据设计方案对系统的各个模块进行划分设计：时序产生、浮点数输入、浮点运算、结果输出。查阅关于各个模块的相关资料并独立设计各
14、个模块的相关程序，完成各模块的设计工作，并分别进行 MAX+PLUS II 功能仿真，撰写并提交毕业设计中期报告。参考文献 ：1 钟小艳,苏涛,孙多.FPGA中高速浮点运算的设计与实现.计算机工程与设计,2009(02):48522 周宁宁,陈燕例,李爱群.基于FPGA技术的浮点运算器的设计与实现.计算机工程与设计,2005(6):157815813 周宁宁,程春玲.基于FPGA技术的计算机组成原理实验系统.现代电子技术, 2005 (01):23254 吉伟,黄巾,杨靓,黄士坦. FPGA的32位浮点加法器的设计.微电子学与计算机,2008 (06):2092115 王顺,戴瑜兴. 单精度浮
15、点加法器的FPGA实现.现代电子技术, 2009 (08):8106 王飞.在FPGA中实现高精度快速除法.单片机与嵌入式系统应用, 2003 (02):77797 肖铁军,刘芳. 基于FPGA的“计算机组成原理” 模型机设计 .电气电子教学学报, 2009 (02):81828 沈明发,易清明,黄伟英,周伟贤.用VHDL语言在CPLD/FPGA上实现浮点运算.暨南大学学报( 自然科学与医学版),2002 (05):19249 夏阳,邹莹.基于VHDL的浮点算法研究.计算机仿真,2007 (04):879010 胡侨娟,仲顺安,陈越洋,党华.32位单精度浮点乘法器的FPGA实现.现代电子技术,
16、 2005(24):2327河北工业大学城市学院本科毕业设计（论文）前期报告411 金席,高小鹏,龙翔.浮点乘累加处理单元的FPGA实现.计算机与数字工程,2006(10):16516812 赵亚威,吴海波. 基于FPGA的快速加法器的设计与实现.现代电子技术, 2005 (10):2425,4113 王冬冬. 基于FPGA的浮点运算器设计:学位论文，大连：大连海事大学 ,200914 张素萍.浮点运算单元的研究与设计：学位论文 ，贵州：贵州大学 ,200915 张海青.基于FPGA图像处理系统的关键算法研究及硬件实现：学位论文 ，重庆：重庆大学,201016 刘爱荣,王振成. EDA技术与 CPLD/FPGA开发应用简明教程.北京：清华大学出版社,200717 罗苑棠. CPLD/FPGA常用模块与综合系统设计实例精讲.北京：电子工业出版, 2007
