1、 EDA 设计（二）课程设计报告姓 名 彭浩洋 学 号 1110200129学院 (系 ) 自动化学院专 业 自动化标 题 基于 VHDL 语言的数字秒表的实现南京理工大学2014 年 10 月1基于 VHDL 语言的数字秒表的实现摘要：随着电子技术与计算机技术的发展，熟练掌握和运用 EDA 技术已成为电子类及相关专业本科人才不可或缺的一项技能。电子信息产品随着科学技术的进步，其电子器件和设计方法更新换代的速度日新月异。实现这种进步的原因就是电子设计技术和电子制造技术的发展，其核心就是 EDA 技术，本文主要介绍用 VHDL 语言实现数字秒表设计。关键字：EDA 技术；VHDL 语言；数字秒表
2、1 设计方案1. 1 系统功能要求(1) 具有时钟秒表系统功能要求显示功能, 用6个数码管分别显示时、分、秒; 计时范围为:00: 00： 00 23: 59：59。(2) 计时精度是1s;(3) 具有启/ 停开关, 复位开关, 可以在任何情况下使用。1. 2 总体框图根据系统设计要求, 系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED显示模块组成。系统顶层设计图如图所示：图1图一中左边为三个输入信号en，clk，reset，分为启/ 停开关，时钟信号和复位开关。中间是从上倒下时count24，count60，count60 ，fenpinqi ；右边是clock
3、1和输出信号wei30，led6.0。22 模块功能设计由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能, 输入信号是256 Hz，通过分频后为1hz，时钟信号是1 Hz 作为秒表的秒输入 , 秒为60 进制计数器, 分也为60 进制计数器, 小时采用二十四进制计数器, 各级进位作为高位的使能控制。2. 1 六十进制计数器模块图2该模块部分VHDL 源程序如下:LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count60 ISPORT( en,Reset,clk:
4、in STD_LOGIC;qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); rco: OUT STD_LOGIC); END count60;ARCHITECTURE a OF count60 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0);beginIf Reset =0then tma:=“0000“; tmb:=“0000“;
5、elsif clkevent and clk=1 thenif en=1 then3rco WEI WEI WEI WEI WEI WEI NULL;END CASE;END IF;END PROCESS;PRO2: PROCESS(SHUJU)BEGINCASE SHUJU ISWHEN “0000“ = LED LED LED LED LED LED LED LED LED LED LED= “0000000“ ; END CASE;END PROCESS;END ; 3 仿真波形及分析各部分模块完成后, 用Quartus 对程序编译、仿真、得到的仿真波形,各模块仿真波形及顶层仿真波形如下
6、：3.1 六十进制计数器模块仿真图5图6图5、图6均为二十四进制计数器仿真波形图。CLK：时钟信号 RST：复位信号 低电平清零 8En：置数端 低电平不让它继续计数qb、qa：分别为输出数的十位个位，qb 取值范围为 0-5， qa 取值范围为 0-9rco：进位信号，当 qb=5，qa=0, rco=0 时，clk 上升沿来到后，qb=0, qa=0, rco=1；当 qb=5，qa=0, rco=1 时，clk 上升沿来到后，qb=0, qa=0, rco=03.2 二十四进制计数器模块仿真图7图8图7，图8 均为二十四进制计数器仿真波形图。CLK：时钟信号 RST：复位信号 低电平清零
7、 En：置数端 低电平不让它继续计数qb、qa：输出的四位二进制数，分别对于要输出数的十位个位3.3 分频器模块仿真因时钟脉冲（为256hz）通过分频器256分频后频率（为1hz） ，仿真波形显示前一小段，不能看出输出规律，所以做仿真是用3分频后的波形，真正在实验箱上验证是再改。图 9CLK：输入分频前的时钟信号 RST：复位信号 低电平清零9Clkout：输出分频后的时钟信号 3.4 LED显示模块仿真图10Clk：时钟信号s1，s2，s3，s4，s5，s6:输入的的四位二进制数led：输出的七位二进制数，对应数码管脚的输出gfedcbawei:输出的三位而进制数（输出范围为000-101）
8、 ，控制led输出：当wei=000时，led输出s1对应的十进制数的数码管脚gfedcba当wei=001时，led输出s2对应的十进制数的数码管脚gfedcba当wei=010时，led输出s3对应的十进制数的数码管脚gfedcba当wei=011时，led输出s4对应的十进制数的数码管脚gfedcba当wei=100时，led输出s5对应的十进制数的数码管脚gfedcba当wei=101时，led输出s6对应的十进制数的数码管脚gfedcba3.5 顶层仿真因时钟脉冲（为256hz）通过分频器256分频后频率（为1hz） ，仿真波形显示前一小段，不能看出输出规律，所以做仿真是用3分频后的
9、波形，真正在实验箱上验证是再改。10图11CLK：时钟信号 RST：复位信号 低电平清零 En：置数端 低电平不让它继续计数led：输出的七位二进制数，对应数码管脚的输出gfedcbawei:输出的三位而进制数（输出范围为000-101） ，控制led输出，当wei=000时，led输出对于秒钟的个位当wei=001时，led输出对于秒钟的十位当wei=010时，led输出对于分钟的个位当wei=011时，led输出对于分钟的十位当wei=100时，led输出对于时钟的个位当wei=101时，led输出对应时钟的十位4 总结VHDL 硬件描述语言是我学过的较为复杂的一门语言，之前一直学习的是高
10、级编程语言，如 c+、c 语言、VB 等，这些语言都不愧于它们的高级一词，因为语言包装得很好，用起来确实简单易上手，而且里面的各种语法可以让我们轻松的解决各种难题（其中，最让我惊叹的便是递归语句的应用） 。然而，上述的高级语言都只是在第二系统中起到作用，并不能直接对硬件进行操作，VHDL 却是一种针对硬件的描述语言。VHDL 作为一种标准硬件描述语言，它除了含有许多具有硬件特征的语句外，其语言形式和描述风格与句法是十分类似于一般的计算机高级语言。但是由于其是针对硬件的描述语言，孤儿许多高级语法都不能使用，所以在学习的初始阶段，并不适应这种简朴而又复杂的语言，觉得它乱七八糟，看着语句毫无头绪。然
11、而，VHDL 课有着与其他科目截然不同的地方，那就是它的互动性很强。在实验室我们还进行分组去完成项目，依然清晰记得那时候毫无头绪的痛苦，坚持不懈的劳累，以及最后收获成功时的喜悦。这些项目，不仅加深了我们对 VHDL 的理解和应用，同样的，我们的动手能力等社会技能也得到了锻炼。因为这些互动，我也渐渐喜欢上了 VHDL 语言的编程开发。总的来说，VHDL 这门课让我学到了只是，锻炼了技能，增强了信心，也充实了我的大学生活。115 参考文献1 可编程器件EDA技术与实践 ，李国洪、沈明山著，机械工业出版社 2 EDA技术与数字系统设计 ，尹常永著，西安电子科技大学出版社 3 EDA工程实践技术 ，付家才著，化学工业出版社
