10级《数字逻辑电路》实验指导书.doc

1、课程名称：数字逻辑电路实验指导书课 时：8学时集成电路芯片一、简介数字电路实验中所用到的集成芯片都是双列直插式的，其引脚排列规则如图 11 所示。识别方法是：正对集成电路型号（如 74LS20）或看标记（左边的缺口或小圆点标记） ，从左下角开始按逆时针方向以 1，2，3，依次排列到最后一脚（在左上角） 。在标准形 TTL 集成电路中，电源端 VCC一般排在左上端，接地端 GND 一般排在右下端。如 74LS20 为 14 脚芯片，14 脚为 VCC，7 脚为GND。若集成芯片引脚上的功能标号为 NC，则表示该引脚为空脚，与内部电路不连接。二、TTL 集成电路使用规则1、接插集成块时，要认清定位

2、标记，不得插反。2、电 源 电 压 使 用 范 围 为 4.5V 5.5V 之 间 ， 实 验 中 要 求 使 用 Vcc 5V。电源极性绝对不允许接错。3、闲置输入端处理方法(1) 悬空，相当于正逻辑“1” ，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。但易受外界干扰，导致电路的逻辑功能不正常。因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。(2) 直接接电源电压 VCC（也可以串入一只 110K 的固定电阻）或接至某一固定电压(2.4V4.5V)的电源上， 或与输入端为接地的多余与非门的输出端相接。

3、(3) 若前级驱动能力允许，可以与使用的输入端并联。4、 输 入 端 通 过 电 阻 接 地 ， 电 阻 值 的 大 小 将 直 接 影 响 电 路 所 处 的 状 态 。 当R680 时，输入端相当于逻辑“0” ；当 R4.7 K 时，输入端相当于逻辑“1”。对于不同系列的器件，要求的阻值不同。5、输出端不允许并联使用（集电极开路门(OC)和三态输出门电路(3S)除外）。否则不仅会使电路逻辑功能混乱，并会导致器件损坏。6、输出端不允许直接接地或直接接5V 电源，否则将损坏器件，有时为了 使 后 级 电 路 获 得 较 高 的 输 出 电 平 ， 允 许 输 出 端 通 过 电 阻 R 接 至

4、 Vcc， 一 般 取R35.1 K。1实验名称：组合逻辑电路的设计与测试2课时安排：2 课时实验一 组合逻辑电路的设计与测试一、实验目的掌握组合逻辑电路的设计与测试方法二、实验原理1、使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图 21 所示。图 21 组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。 根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。2、 组合逻辑电路设计举例用“与非”门设计一个表决

5、电路。当四个输入端中有三个或四个为“1”时，输出端才为“1” 。设 计 步 骤 ： 根 据 题 意 列 出 真 值 表 如 表 2 1 所 示 ， 再 填 入 卡 诺 图 表 2 2 中。表 21 D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1Z 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1表 22 DABC 00 01 11 100001 111 1 1 11

6、0 1由卡诺图得出逻辑表达式，并演化成“与非”的形式ZABCBCDACDABD ABCDABC根据逻辑表达式画出用“与非门”构成的逻辑电路如图 22 所示。图 22 表决电路逻辑图用实验验证逻辑功能在实验装置适当位置选定三个 14P 插座，按照集成块定位标记插好集成块CC4012。按图 22 接线，输入端 A、B、C、D 接至逻辑开关输出插口，输出端 Z 接逻辑电平显示输入插口，按真值表（自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表 21 进行比较，验证所设计的逻辑电路是否符合要求。三、实验设备与器件1、 5V 直流电源 2、 逻辑电平开关3、 逻辑电平显示器 4、 直流

7、数字电压表3、 CC40112（74LS00） CC40123（74LS20） CC4030（74LS86）CC4081（74LS08） 74LS542(CC4085) CC4001 (74LS02) 四、实验内容1、设计用与非门及用异或门、与门组成的半加器电路。要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。2、设计一个一位全加器，要求用异或门、与门、或门组成。3、设计一位全加器，要求用与或非门实现。五、实验预习要求1、 根据实验任务要求设计组合电路，并根据所给的标准器件画出逻辑图。2、 如何用最简单的方法验证“与或非”门的逻辑功能是否完好？3、 “与或非”门中，当某一组

8、与端不用时，应作如何处理？六、实验报告1、列写实验任务的设计过程，画出设计的电路图。2、对所设计的电路进行实验测试，记录测试结果。3、组合电路设计体会。注：四路 2332 输入与或非门 74LS54引脚排列 逻辑图逻辑表达式 JIHGFEDCBAY1实验名称：译码器及其应用2课时安排：2 课时实验二 译码器及其应用一、实验目的1、掌握中规模集成译码器的逻辑功能和使用方法2、熟悉数码管的使用二、实验原理译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译” ，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示

9、，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。1、变量译码器（又称二进制译码器） ，甀以表示输入变量的状态，如 2 线4 线、3 线8 线和 4 线16 线译码器。若有 n 个输入变量，则有 2n个不同的组合状态，就有 2n 个输出端供其使用。而每一个输出所代表的函数对应于 n个输入变量的最小项。 以 3 线8 线译码器 74LS138 为例进行分析，图 61(a)、(b)分别为其逻辑图及引脚排列。其中 A 2 、A 1 、A 0 为地址输入端， 为译码输出端，S 1、 、 为使能

10、端。0Y7 2S3表 61 为 74LS138 功能表当 S1 1， 0 时 ， 器 件 使 能 ， 地 址 码 所 指 定 的 输 出 端 有 信 号 （ 为23S0） 输 出 ， 其 它 所 有 输 出 端 均 无 信 号 （ 全 为 1） 输 出 。 当 S1 0， X 时，23S或 S 1X， 1 时，译码器被禁止，所有输出同时为 1。23(a) (b)图 31 38 线译码器 74LS138 逻辑图及引脚排列表 31输 入 输 出S1 +23A2 A1 A0 Y123Y456Y71 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0

11、 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1 00 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个 输 入 端 输 入 数 据 信 息 ， 器 件 就 成 为 一 个 数 据 分 配 器 (又 称 多 路 分 配 器 )， 如 图32 所示。若在 S1输入端输入数据信

12、息， 0，地址码所对应的输出是2S3S1数据信息的反码；若从 端输入数据信息，令 S11 、 0， 地址码所对应的2 3输出就是 端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为2时钟脉冲分配器。根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。二进制译码器还能方便地实现逻辑函数，如图 33 所示，实现的逻辑函数是 Z ABCCBA图 32 作数据分配器 图 33 实现逻辑函数利 用 使 能 端 能 方 便 地 将 两 个 3/8 译 码 器 组 合 成 一 个 4/16 译 码 器 ， 如 图34 所示。图 34 用两

13、片 74LS138 组合成 4/16 译码器2、数码显示译码器a、七段发光二极管(LED)数码管LED 数码管是目前最常用的数字显示器，图 35(a)、(b)为共阴管和共阳管的电路，(c)为两种不同出线形式的引出脚功能图。一个 LED 数码管可用来显示一位 09 十进制数和一个小数点。小型数码管（0.5 寸和 0.36 寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为 22.5V，每个发光二极管的点亮电流在 510mA。LED 数码管要显示 BCD 码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。(a)

14、 共阴连接（“1”电平驱动） (b) 共阳连接（“0”电平驱动）(c) 符号及引脚功能图 35 LED 数码管b、BCD 码七段译码驱动器此 类 译 码 器 型 号 有 74LS47（ 共 阳 ） ， 74LS48（ 共 阴 ） ， CC4511（ 共 阴 ） 等 ， 本实 验 系 采 用 CC4511 BCD 码 锁 存 七 段 译 码 驱 动 器 。 驱 动 共 阴 极 LED 数 码 管。图 36 为 CC4511 引脚排列 其中 图 36 CC4511 引脚排列A、 B、 C、 D BCD 码输入端a、 b、 c、 d、 e、 f、 g 译 码输出端，输出 “1”有效，用来驱动共阴极

15、LED 数码管。 测试输入端， “0”时，译码输出全为“1”LTLT 消隐输入端， “0”时，译码输出全为“0”BIBILE 锁定端， LE “1”时译码器处于锁定（保持）状态，译码输出保持在 LE0 时的数值，LE0 为正常译码。表 32 为 CC4511 功能表。CC4511 内接有上拉电阻，故只需在输出端与数码管笔段之间串入限流电阻即可工作。译码器还有拒伪码功能，当输入码超过 1001 时，输出全为“0” ，数码管熄灭。 表 32输 入 输 出LE BILTD C B A a b c d e f g 显示字形 0 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 消隐0 1

16、 1 0 0 0 0 1 1 1 1 1 1 00 1 1 0 0 0 1 0 1 1 0 0 0 00 1 1 0 0 1 0 1 1 0 1 1 0 10 1 1 0 0 1 1 1 1 1 1 0 0 10 1 1 0 1 0 0 0 1 1 0 0 1 10 1 1 0 1 0 1 1 0 1 1 0 1 10 1 1 0 1 1 0 0 0 1 1 1 1 10 1 1 0 1 1 1 1 1 1 0 0 0 00 1 1 1 0 0 0 1 1 1 1 1 1 10 1 1 1 0 0 1 1 1 1 0 0 1 10 1 1 1 0 1 0 0 0 0 0 0 0 0 消隐0 1

17、 1 1 0 1 1 0 0 0 0 0 0 0 消隐0 1 1 1 1 0 0 0 0 0 0 0 0 0 消隐0 1 1 1 1 0 1 0 0 0 0 0 0 0 消隐0 1 1 1 1 1 0 0 0 0 0 0 0 0 消隐0 1 1 1 1 1 1 0 0 0 0 0 0 0 消隐1 1 1 锁 存 锁存在本数字电路实验装置上已完成了译码器 CC4511 和数码管 BS202 之间的连接。实验时，只要接通+5V 电源和将十进制数的 BCD 码接至译码器的相应输入端 A、B、C、D 即可显示 09 的数字。四位数码管可接受四组 BCD 码输入。CC4511 与 LED 数码管的连接如

18、图 37 所示。图 37 CC4511 驱动一位 LED 数码管三、实验设备与器件1、5V 直流电源 2、双踪示波器3、连续脉冲源 4、逻辑电平开关5、逻辑电平显示器 6、拨码开关组8、译码显示器9、 74LS1382 CC4511四、实验内容1、数据拨码开关的使用。将 实 验 装 置 上 的 四 组 拨 码 开 关 的 输 出 Ai、 Bi、 Ci、 Di分 别 接 至 4 组 显 示 译码 驱 动 器 CC4511 的 对 应 输 入 口 ， LE、 、 接 至 三 个 逻 辑 开 关 的 输 出 插 口 ，ILT接上+5V 显示器的电源，然后按功能表 32 输入的要求揿动四个数码的增减键

19、（“”与“”键）和操作与 LE、 、 对应的三个逻辑开关，观测拨码B盘上的四位数与 LED 数码管显示的对应数字是否一致，及译码显示是否正常。2、74LS138 译码器逻辑功能测试将译码器使能端 S1、 、 及地址端 A2、A 1、A 0 分别接至逻辑电平开关输23出口，八个输出端 依次连接在逻辑电平显示器的八个输入口上，拨动逻07Y辑电平开关，按表 31 逐项测试 74LS138 的逻辑功能。3、用 74LS138 译码器实现全加器4、用两片 74LS138 组合成一个 4 线 16 线译码器，并进行实验。五、实验预习要求1、复习有关译码器的原理。2、根据实验任务，画出所需的实验线路及记录表

20、格。六、实验报告1、画出实验线路，把观察到的波形画在坐标纸上，并标上对应的地址码。2、对实验结果进行分析、讨论。1实验名称：计数器及其应用2课时安排：2 课时实验三 计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法3、运用集成计数计构成 1/N 分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进

21、制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是 TTL 还是 CMOS 集 成 电 路 ， 都 有 品 种 较 齐 全 的 中 规 模 集成 计 数 器 。 使 用 者 只 要 借 助 于 器 件 手 册 提 供 的 功 能 表 和 工 作 波 形 图 以 及 引 出 端 的 排 列 ， 就能 正 确 地 运 用 这 些 器 件。1、用 D 触发器构成异步二进制加减计数器图 51 是用四只 D 触发器构成的四位二进制异步加法计数器，它的连接特点是将每只 D 触发器接成 T触发器，再由低位触发器的 端和高一位的 CP 端相连接。Q图

22、 51 四位二进制异步加法计数器若将图 51 稍加改动，即将低位触发器的 Q 端与高一位的 CP 端相连接，即构成了一个 4 位二进制减法计数器。2、中规模十进制计数器CC40192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图 52 所示。图 52 CC40192 引脚排列及逻辑符号图中 置数端 CPU加计数端 CPD 减计数端LD非同步进位输出端 非同步借位输出端COBOD0、D 1、D 2、D 3 计数器输入端Q0、Q 1、Q 2、Q 3 数据输出端 CR清除端CC40192（同 74LS192，二者可互换使用）的功能如表 51，说明如下：表

23、51输 入 输 出CR LDCPU CPD D3 D2 D1 D0 Q3 Q2 Q1 Q01 0 0 0 00 0 d c b a d c b a0 1 1 加 计 数0 1 1 减 计 数当清除端 CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。当 CR 为 低 电 平 ， 置 数 端 也 为 低 电 平 时 ， 数 据 直 接 从 置 数 端 D0、 D1、 D2、 D3 置入计LD数器。当 CR 为低电平， 为高电平时，执行计数功能。执行加计数时，减计数端 CPD 接高电平，计数脉冲由 CPU 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加

24、计数端 CPU 接高电平，计数脉冲由减计数端 CPD 输入，表 52 为 8421 码十进制加、减计数器的状态转换表。 表 52 加法计数输入脉冲数 0 1 2 3 4 5 6 7 8 9Q3 0 0 0 0 0 0 0 0 1 1Q2 0 0 0 0 1 1 1 1 0 0Q1 0 0 1 1 0 0 1 1 0 0输出Q0 0 1 0 1 0 1 0 1 0 1减计数3、计数器的级联使用一个十进制计数器只能表示 09 十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图 53 是由 CC40

25、192 利用进位输出 控制高一位的 CPU 端构成的加数级联图。CO图 53 CC40192 级联电路4、实现任意进制计数(1) 用复位法获得任意进制计数器假定已有 N 进制计数器，而需要得到一个 M 进制计数器时，只要 MN，用复位法使计数器计数到 M 时置“0” ，即获得 M 进制计数器。如图 54 所示为一个由 CC40192 十进制计数器接成的 6 进制计数器。(2) 利用预置功能获 M 进制计数器图 55 为用三个 CC40192 组成的 421 进制计数器。外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0” 。图 54 六进制计数

26、器 图 55 421 进制计数器图 56 是一个特殊 12 进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、11，12、1、是 12 进制的，且无 0 数。如图所示，当计数到 13 时，通过与非门产生一个复位信号，使 CC40192(2)时十位直接置成 0000，而 CC40192(1)，即时的个位直接置成 0001，从而实现了 112 计数。图 56 特殊 12 进制计数器三、实验设备与器件1、 5V 直流电源 2、 双踪示波器3、 连续脉冲源 4、 单次脉冲源5、 逻辑电平开关 6、 逻辑电平显示器7、 译码显示器8、 CC40132（74LS74 ）CC401923（74LS

27、192）CC4011（74LS00 ）CC4012（74LS20 ）四、实验内容1、测试 CC40192 或 74LS192 同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供，清除端 CR、置数端 、数据输入端 D3 、D 2、D 1、D 0 LD分别接逻辑开关，输出端 Q3、Q 2、Q 1、Q 0 接实验设备的一个译码显示输入相应插口A、B、C 、D； 和 接逻辑电平显示插口。按表 51 逐项测试并判断该集成块的功能OB是否正常。(1) 清除令 CR=1，其它输入为任意态，这时 Q3Q2Q1Q00000，译码数字显示为 0。清除功能完成后，置 CR0(2) 置数CR0，CP U，CP

28、D 任意，数据输入端输入任意一组二进制数，令 = 0，观察计数LD译码显示输出，予置功能是否完成，此后置 1。LD(3) 加计数CR0， CP D 1，CP U 接单次脉冲源。清零后送入 10 个单次脉冲，观察译码L数字显示是否按 8421 码十进制状态转换表进行；输出状态变化是否发生在 CPU 的上升沿。(4) 减计数CR0， CP U 1，CP D 接单次脉冲源。参照 3)进行实验。LD2、图 53 所示，用两片 CC40192 组成两位十进制加法计数器，输入 1Hz 连续计数脉冲，进行由 0099 累加计数，记录之。3、将两位十进制加法计数器改为两位十进制减法计数器，实现由 9900 递

29、减计数，记录之。4、设计一六进制计数器，按图 54 电路进行实验，记录之。5、如何用两片 CC40192 设计一 60 进制计数器。五、实验预习要求1、复习有关计数器部分内容2、绘出各实验内容的详细线路图3、拟出各实验内容所需的测试记录表格4、查手册，给出并熟悉实验所用各集成块的引脚排列图六、实验报告1、画出实验线路图，记录、整理实验现象及实验所得的有关波形。对实验结果进行分析。2、总结使用集成计数器的体会。1实验名称：移位寄存器及其应用2课时安排：2 课时实验四 移位寄存器及其应用一、实验目的1、掌握中规模 4 位双向移位寄存器逻辑功能及使用方法。2、熟悉移位寄存器的应用 实现数据的串行、并

30、行转换和构成环形计数器。二、实验原理1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。本实验选用的 4 位双向通用移位寄存器，型号为 CC40194 或 74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图 101 所示。图 101 CC40194 的逻辑符号及引脚功能其中 D0、D 1 、D 2 、 D3 为并行输入端；Q 0、Q 1、Q 2、Q 3 为并

31、行输出端；S R 为右移串行输入端，S L 为左移串行输入端；S 1、S 0 为操作模式控制端； 为直接无条件清零端；RCCP 为时钟脉冲输入端。CC40194 有 5 种不同操作模式：即并行送数寄存，右移 (方向由 Q0Q 3)，左移（方向由 Q3Q 0） ，保持及清零。S1、S 0 和 端的控制作用如表 101。RC表 101输 入 输 出功能CP RCS1 S0 SR SL DO D1 D2 D3 Q0 Q1 Q2 Q3清除 0 0 0 0 0送数 1 1 1 a b c d a b c d右移 1 0 1 DSR DSR Q0 Q1 Q2左移 1 1 0 DSL Q1 Q2 Q3 DS

32、L保持 1 0 0 n0n保持 1 Q123Q2、移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和数据的串、并行转换。(1) 环形计数器把 移 位 寄 存 器 的 输 出 反 馈 到 它 的 串 行 输 入 端 ， 就 可 以 进 行 循 环 移 位 ，如 图 10 2 所 示 ， 把 输 出 端 Q3 和 右 移 串 行 输 入 端 SR 相 连 接 ， 设 初 始 状 态Q0Q1Q2Q31000，则在时钟脉冲作用下 Q0Q1Q2Q3 将依次变为010000

33、1000011000，如表 102 所示，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图 102 电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。表 102CP Q0 Q1 Q2 Q30 1 0 0 01 0 1 0 02 0 0 1 03 0 0 0 1图 102 环形计数器 如果将输出 QO 与左移串行输入端 SL 相连接，即可达左移循环移位。(2)实现数据串、并行转换 串行/并行转换器串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。图 103 是用二片 CC40194（74LS194 ）四位双向移位寄存器组成的七

34、位串/并行数据转换电路。图 103 七位串行 / 并行转换器电路中 S0 端接高电平 1，S 1 受 Q7 控制，二片寄存器连接成串行输入右移工作模式。Q7 是转换结束标志。当 Q71 时，S 1 为 0，使之成为 S1S001 的串入右移工作方式，当Q70 时，S 1 1，有 S1S010，则串行送数结束，标志着串行输入的数据已转换成并行输出了。串行/并行转换的具体过程如下：转换前， 端加低电平，使 1、2 两片寄存器的内容清 0，此时 S1S011，寄存器执RC行并行输入工作方式。当第一个 CP 脉冲到来后，寄存器的输出状态 Q0Q 7 为 01111111，与此同时 S1S0 变为 01

35、，转换电路变为执行串入右移工作方式，串行输入数据由 1 片的 SR端加入。随着 CP 脉冲的依次加入，输出状态的变化可列成表 10-3 所示。表 103 由表 103 可见，右移操作七次之后，Q 7 变为 0，S 1S0 又变为 11，说明串行输入结束。这时，串行输入的数码已经转换成了并行输出了。当再来一个 CP 脉冲时，电路又重新执行一次并行输入，为第二组串行数码转换作好了准备。 并行/串行转换器并行/串行转换器是指并行输入的数码经转换电路之后，换成串行输出。图 104 是用两片 CC40194（74LS194 ）组成的七位并行/串行转换电路，它比图103 多了两只与非门 G1 和 G2，电

36、路工作方式同样为右移。图 104 七位并行 / 串行转换器寄存器清“0”后，加一个转换起动信号（负脉冲或低电平） 。此时，由于方式控制S1S0 为 11，转换电路执行并行输入操作。当第一个 CP 脉冲到来后，Q 0Q1Q2Q3Q4Q5Q6Q7 的状态为 0D1D2D3D4D5D6D7，并行输入数码存入寄存器。从而使得 G1 输出为 1，G 2 输出为CP Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 说明0 0 0 0 0 0 0 0 0 清零1 0 1 1 1 1 1 1 1 送数2 dO 0 1 1 1 1 1 13 d1 d0 0 1 1 1 1 14 d2 d1 d0 0 1 1 1

37、 15 d3 d2 d1 d0 0 1 1 16 d4 d3 d2 d1 d0 0 1 17 d5 d4 d3 d2 d1 d0 0 18 d6 d5 d4 d3 d2 d1 d0 0右移操作七次9 0 1 1 1 1 1 1 1 送数0，结果，S 1S2 变为 01，转换电路随着 CP 脉冲的加入，开始执行右移串行输出，随着 CP脉冲的依次加入，输出状态依次右移，待右移操作七次后，Q 0Q 6 的状态都为高电平 1,与非门 G1 输出为低电平，G 2 门输出为高电平,S 1S2 又变为 11，表示并/串行转换结束，且为第二次并行输入创造了条件。转换过程如表 104 所示。表 104 CP Q

38、0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 串 行 输 出0 0 0 0 0 0 0 0 01 0 D1 D2 D3 D4 D5 D6 D72 1 0 D1 D2 D3 D4 D5 D6 D73 1 1 0 D1 D2 D3 D4 D5 D6D74 1 1 1 0 D1 D2 D3 D4 D5D6D75 1 1 1 1 0 D1 D2 D3 D4D5D6D76 1 1 1 1 1 0 D1 D2 D3D4D5D6D77 1 1 1 1 1 1 0 D1 D2D3D4D5D6D78 1 1 1 1 1 1 1 0 D1D2D3D4D5D6D79 0 D1 D2 D3 D4 D5 D6 D7中规

39、模集成移位寄存器，其位数往往以 4 位居多，当需要的位数多于 4 位时，可把几片移位寄存器用级连的方法来扩展位数。三、实验设备及器件1、 5V 直流电源 2、 单次脉冲源3、 逻辑电平开关 4、 逻辑电平显示器5、 CC401942（74LS194） CC4011(74LS00) CC4068(74LS30)四、实验内容1 、测试 CC40194（或 74LS194）的逻辑功能按图 105 接线， 、S 1、S 0、S L、RCSR、 D0、D 1、D 2、D 3 分别接至逻辑开关的输出插口；Q 0、Q 1、Q 2、Q 3 接至逻辑电平显示输入插口。CP 端接单次脉冲源。按表 105 所规定的

40、输入状态，逐项进行测试。图 105 CC40194 逻辑功能测试(1) 清 除 ： 令 0， 其 它 输 入 均 为 任 意 态 ， 这 时 寄 存 器 输 出 Q0、 Q1、 Q2、RCQ3 应均为 0。清除后，置 1 。 (2)送数：令 S 1S 01 ，送入任意 4 位二进制数，如 D0D1D2D3abcd ，加 CP 脉R冲，观察 CP0 、CP 由 01、CP 由 10 三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在 CP 脉冲的上升沿。(2) 右移：清零后，令 1，S 10，S 01，由右移输入端S R 送入二进RC制数码如 0100，由 CP 端连续加 4 个脉

41、冲，观察输出情况，记录之。(4) 左移：先清零或予置，再令 1，S 11，S 00，由左移输入端 SL 送入二进制R数码如 1111，连续加四个 CP 脉冲，观察输出端情况，记录之。(5) 保持：寄存器予置任意 4 位二进制数码 abcd，令 1，S 1S 00，加 CP 脉冲，RC观察寄存器输出状态，记录之。2、环形计数器自拟实验线路用并行送数法予置寄存器为某二进制数码（如 0100） ，然后进行右移循环，观察寄存器输出端状态的变化，记入表 106 中。表 105清除 模 式 时钟 串 行 输 入 输 出RCS1 S0 CP SL SR D0 D1 D2 D3Q0 Q1 Q2 Q3功能总结0

42、 1 1 1 a b c d1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 0 1 1 1 0 1 1 0 0 表 106CP Q0 Q1 Q2 Q30 0 1 0 012343、 实现数据的串、并行转换(1)串行输入、并行输出按图 103 接线，进行右移串入、并出实验，串入数码自定；改接线路用左移方式实现并行输出。自拟表格，记录之。(2)并行输入、串行输出按图 104 接线，进行右移并入、串出实验，并入数码自定。再改接线路用左移方式实现串行输出。自拟表格，记录之。五、实验预习要求1、复习有关寄存器及串行、并行转换器有关内容。2、查阅 C

43、C40194、CC4011 及 CC4068 逻辑线路。熟悉其逻辑功能及引脚排列。3、在对 CC40194 进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？4、使寄存器清零，除采用 输入低电平外，可否采用右移或左移的方法？可否使用RC并行送数法？若可行，如何进行操作？5、若进行循环左移，图 104 接线应如何改接？6、画出用两片 CC40194 构成的七位左移串 / 并行转换器线路。7、画出用两片 CC40194 构成的七位左移并 / 串行转换器线路。六、实验报告1、分析表 104 的实验结果，总结移位寄存器 CC40194 的逻辑功能并写入表格功能总结一栏中。1、 根据实验内容2 的结果，画出4位环形计数器的状态转换图及波形图。2、 分析串 / 并、并 / 串转换器所得结果的正确性。