1、Xilinx ISE 13.4 软件使用方法本章将以实现一个如图所示的 4 为加法器为例，来介绍 Xilinx ISE13.4 开发流程，并且最终下载到实验板 BASYS2 中运行。4 位加法器C 0C1A 0A 1A 2AB0B1B2B3S 0S1S2S 331.建立工程运行 Xilinx ISE Design Suite 13.4，初始界面如图 F2 所示F1 软件初始状态表选择 File-New Project，该对话框显示用向导新建工程所需的步骤。在 Name 栏中输入工程名称（注意：以下所有不能含有中文字符或空格） ，如“test” 。在 Location 栏中选择想要存放的工程位置
2、，如“E:codeXilinxtest”。顶层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图 F2 所示F2 路径信息设置表点击“Next”，进入芯片型号选择界面。在本界面中，根据 BASYS2 实验板上的芯片型号进行相关设置，设置效果如图 F3 所示。F3 芯片信息选择表点击“Next”，出现如图 F4 所示工程信息汇总表格。F4 工程信息汇总表点击“Finish”完成设置。2 新建 Verilog 文件在 F5 所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6 对话框。F5在 File name 栏中键入 verilog 文件的名称，如“test”。F
3、6点击“Next”，在本界面中将设置加法器的输入输出引脚数量，如图 F1 所示的加法器共有 A、B、C0、S 和 C1，5 组引脚，其中 A、B 和 S 为 4 位总线形式，因此设置结果如图 F7 所示。F7点击“Next”，出现 Verilog 新建信息汇总表。F8点击“Finish”，完成 Verilog 新建工作。3 逻辑设计输入代码module test(C0, A,B,C1,S);input C0;input 3:0 A;input 3:0 B;output 3:0 S;output C1;reg3:0 S;reg C1;always (A or B or C0)beginS = A
4、 + B + C0;if(A + B + C0 15)C1 = 1;elseC1 = 0;endendmodule在输入完成后，双击“Check Syntax”对代码进行语法检测。F94.仿真验证在完成语法检测模块后，可以根据需要对系统进行仿真测试，下面将详细介绍具体的实验步骤。首先，点击如图 F10 所示的 “Simulation”选项，将当前工程切换至仿真模式下。F10然后，在如图 F11 所示区域右击鼠标，选择 “New Source”选项F11选择“Verilog Test Fixture”选项，添加测试文件，在 “File Name”栏中为测试文件命名，如“test_Fixture”
5、。一直点击 “Next”，直至点击 “Finish”完成设置。F11在新建仿真文件后，将文本中 Initial Begin 和 end 之间的内容修改为如下内容。完成文本输入后，在 F12 所示的界面中，首先在左上区域内选中“test_Fixture”，然后双击左下区域内的“Simulate Behavioral Model”进入仿真界面。仿真界面效initial beginC0 = 0;A = 4b0001;B = 4b0100;#100;C0 = 0;A = 4b0101;B = 4b1010;#100;C0 = 1;A = 4b0101;B = 4b1010;#100;C0 = 0;A
6、= 4b0001;B = 4b1111;#100;end果图如图 F13 所示。F12F135.锁定引脚关闭仿真界面，显示如图 F14 所示界面，首先将工程切换至“Implementation”状态，然后在左上区域内右击鼠标，为工程添加“Implementation Constraints Files”选项。F14在“Files Name” 选项中命名引脚文件，如“Test_ICF”。F15在引脚锁定文件中，输入引脚映射关系。效果如图 F16 所示。F166.综合文件选择如图 F17 所示的 test.v 文件，然后双击“Synthesize - XST”进行综合。F17双击“Implemen
7、t Design”。F187.生成.bit 文件并下载双击“Generate Programming Files”文件，生成.bit 文件。F19双击“Configuration Target Device”-“Management Configuration Project”进入下载界面。F20进入下载界面后，双击“Boundary Scan”，在右侧区域内右击鼠标，在下拉菜单中选择“Initialize Chain”。F21（首先，取消所有弹出的对话框）这时将出现如图 F22 所示的界面，然后然后双击如图 F22 中所框选的芯片，然后选择已经生成的.bit 文件，如图 F23 所示。F22
8、F23在弹出的对话框中，选择“No”F24然后，鼠标右键选择图 F22 中的芯片，选择下拉菜单中的“Program”选项。在确认弹出的对话框中的芯片信息后，点击“OK”进行下载。F258.生成.mcs 文件并下载到 PROM 中之前 6 步如前面所述，然后跳过第 7 步，双击“Generate Programming Files”文件，生成.bit 文件。双击“Configuration Target Device”，弹出对话框，点击“OK”确定。F26进入下载界面后，在弹出图 F27 对话框中，双击“Create PROM File”，弹出 F28对话框。Step1 存储类型选择 Xilin
9、x Flash/PROM，点击中间绿色箭头，进入Step2，如图 F28 选择 PROM Family 与 Device，再点击“Add Storage Device”或者如图 F29 直接勾选 “Auto Select PROM”进入 Step3，填写输出文件名字与位置，生成文件格式为.MCS 。F27F28F29点击“OK”，弹出对话框选择“Yes”，弹出 Add Device，提示开始添加设备文件，点击“OK”，添加之前生成的 test.bit 文件。F30之后弹出 Add Device，提示是否添加其他文件，点击“NO”，之后点击“OK”确定。F31F32双击“Generate Fil
10、e”，右侧提示“Generate Succeeded”，即生成.MCS 文件完毕。F33选择“Boundary Scan”，右侧空白右击，在下拉菜单中选择“Initialize Chain”。F34（首先，取消所有弹出的对话框）这时将出现如图 F35 所示的界面，然后双击如图 F35 中所框选的芯片，然后选择已经生成的.mcs 文件，如图 F36 所示。F35F36然后，鼠标右键选择图 F35 中的芯片，选择下拉菜单中的“Program”选项。在确认弹出的对话框中的芯片信息后，点击“OK”进行下载。F37等待下载完成后，设备断电后重新上电即可。附录BASYS2 开发板引脚分配表引脚名 引脚号
11、注释 引脚名 引脚号 注释SW0 P11 BTN0 G12SW1 L3 BTN1 C11SW2 K3 BTN2 M4SW3 B4 BTN3 A7按键，按下时对应高电平SW4 G3 CA L14SW5 F3 CB H12SW6 E2 CC N14SW7 N3拨码开关CD N11LED0 M5 CE P12LED1 M11 CF L13LED2 P7 CG M12LED3 P6 DP N13数码管对应的字段,低电平有效LED4 N5 AN0 K14LED5 N4 AN1 M13LED6 P4 AN2 J12LED7 G1LED 指示灯，高电平时点亮AN3 F12数码管对应的选通字段，低电平有效(缺省为低电平)CLK_50 B8 50M 时钟输入
