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高速数据跳频通讯发射系统的硬件实现.doc

上传人:cjc2202537 文档编号:263674 上传时间:2018-03-25 格式:DOC 页数:13 大小:98KB
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资源描述

1、高速数据跳频通讯发射系统的硬件实现第 16 卷第 4 期2005 年 o8 月中原工学院JOURNALOFZI-IONGYUANINSTITUTEOFTECHNOLOGYVo1.16No.4Aug.,2005文章编号:16716906(2005)04 001204高速数据跳频通讯发射系统的硬件实现李冈峨,吕连喜,李文臣 2(1.郑州纺织机械股份有限公司,河南郑州 450053;2.南开大学,天津 300071)摘要:传统的跳频通讯主要适用于话音通信,本文论述的跳频通信系统用于高速数据的传输.详细介绍了高速数据跳频通信系统的硬件实现电路,阐述了其中的工作原理,实际测试结果表明:系统跳频速率为 2

2、000 跳/秒,信道速率为 32KB/S,符合系统设计要求.关键词:跳频;信道编解码;频率合成器;混沌序列;数字信号处理中图分类号:TN914.41 文献标识码:A跳频通信最早在军事通信中获得应用,如今,跳频通信技术在民用通信方面的应用已越来越受到重视,特别在蜂窝移动电话系统中,移动通讯 GSM 是一种跳频系统,如法国的 SFH900 系统,欧洲的 GSM 系统,跳速分别是 250 跳/秒,217 跳/秒,另外,跳频技术在无线局域网,蓝牙,CDMA 中得到了普遍的应用1.未来通信的发展要求抗干扰能力更强和信息容量更大,所以基于跳频技术的数据通信系统的发展就成为一种必然.本文基于这种背景,提出了

3、高速数据跳频通信发射系统的设计方案以及硬件实现.1 设计方案1.1 系统的性能参数根据文献2,3,提出系统的性能参数如下 :信道频率:32Kbps 信道间隔:64kHz信道编码:RS(127,117)频点数:256调制方案:FSK 系统带宽:16.384MHZ跳频速率:2000Ng/秒中频:4056.384MHz同步方案:同步字头法射频:240256.384MHz跳频码:混沌序列1.2 系统设计方案及原理所设计的跳频通信系统原理方框图如图 1 所示.收稿日期:200505 一 l8基金项目:天津市自然科学基金项目资助(013600911)作者简介:李冈峨(1971 一),女,河南郑州人,工程师

4、.数据包数据包第一路:f 跳变+48K(a)发射系统原理框图跳频码序列发生器(b)接收系统原理框图部分图 1 跳频通信系统原理方框图在发送时,DSP 芯片 TMS320C549 首先对数据进行RS(127,117)编码,然后对数据进行交织,交织后的数据 0,1 来控制门 l,门 2.当数据为 1 时,门 1 导通,则开启第一路中频信号.当数据为 0 时,门 2 导通,开启第二路中频信号.与此同时,TMS320C549 控制两个串口输出两路频率控制字,从而产生两路中频信号.第一路-主 1 一s 码一 R 解一第 4 期李冈峨等:壶鎏堡迅垄丕堡塞婴:!:中频信号的频率控制字等于跳变的中频载波频率控

5、制字与 48K(FSK 中 1 对应的频率)频率控制字之和,第二路中频信号的频率控制字等于跳变的中频载波频率控制字与 32K(FSK 中 0 对应的频率)频率控制字之和.其中两路中的跳变的中频载波频率控制字是根据DSP 存储器中的跳频图案表的规律来跳变的 J.两路的中频信号进行模拟相加后送至射频部分.在接收时,TMS320C549 的处理过程相反 ,首先TMS320C549 控制 DDS 在一个定额上等待同步头.同时,TMS320C549 的程序处于同步捕获进程中 .一旦捕获到同步信号,则 TMS320C549 启动跳频序列发生器 ,控制 DDS 产生与发射机同步跳变的中频载波.一旦跳频同步,

6、则可以解调出去跳后的基带 FSK 波形.A/D变频器对基带 FSK 波形采样后,样点值送给TMS320C549 进行处理.TMS320C549 首先对样点值进行 FSK 解调,解调出来的数据经过去交织后,由 RS 译码程序进行译码,在数据解调的过程中,TMS320C549同时还进行跳频同步跟踪.通过监视和分析基带信号,跳频同步跟踪算法获得跳频码序列发生器产生时钟的微调值,通过微调跳频码序列的相位始终保持最佳的同步状态.2 发射部分主要电路的设计2.1 基带电路的设计基带电路包括 TI 公司的 16 位定点 DSP 芯片TMS320C549 和相应的数据及程序存储器组成 .程序存储器选用两片并联

7、的 27C256,数据存储器选用两片并联的 UM61256.电路示意图见图 2.图 2 基带电路如图,A15 一 A0:并行地址总线D15 一 DO:并行数据总线.R/W 一:读/写信号.丽面:存储器选通信号.通常为高,在外部总线访问片外数据或程序存储器时才为低.Ps:程序空间选择信号.在与程序空间通信时为低,其它时间总为高.DS:数据空间选择信号 ,在与数据空间通信时为低,其它时间总为高.下面我们来分析一下时序:从地址有效开始,A15 为低,Ps 为低,JJCE 低有效.此时当进行程序存储器读操作时,丽;丽函为低,R/为高,两者或运算后,OE 低有效,则 27C256 数据线出现有效数据,经

8、过一定时延后,244 的引脚 l9 低有效 ,驱动数据到 TMS320C549 的数据总线.当 TMS320C549完成存储器读操作时,则 Ms1RB 为高,此时 244 的引脚19 经一定时延后也变高,使 244 进入高阻态.采用74F244 进行缓冲的目的就是防止数据线的冲突.另外,为了协调高速 CPU 与外部慢速 EPROM 的速度差异,必须在软件等待状态寄存器(SWWSR)中设置两个等待状态.由于 RAM 的存取速度比较快,因此不需要 74F244进行缓冲,也不需要在 SWWSR 中设置等待状态.当地址有效时,A15 为高,DS 为低,则 CE 低有效,此时 Ms1RB低,当 R/W

9、为低时为写操作,为高时为读操作.2.2 中频电路的设计中频电路包括两路 DDS+PLL 电路,高频相加器电路以及开关门电路.DDS+PLL 是一种新型高速的频率合成器,具体实现电路是直接数字频率合成器AD9850 的输出经低通滤波后作为时钟驱动锁相环,锁相环起固定倍频作用,具体电路见图 3.图 3DDS+PLL 电路图 4 给出了高频相加器的实现电路,它采用了分立元件的共射共基组态电路.由于本系统的中频?14?中原工学院 2O05 年第 l6 卷是 4056.384MHz,用普通的集成运放难以适应这样高的工作频率,而共射共基电路频带较宽,满足要求,相加信号在两极的公共集电极负载 RC 上得到.

10、:R1iR,Rc 聿 s7;R9ll,一一一C1,.,I1:R2:3:毒 R5,:C2: .:R10Rll:R8:C6四 cJIlr图 4 高频相加嚣2.3DSP 与中频电路的接口下面介绍一下 DSP 与两路 DDS+PIJL 电路,开关门电路的接口电路.DSP 与两路 DDS+PIJL 电路的接口电路设计如图 5.BCLKX1BDXO100K时钟圈 5 串口与两路 DDS+PLL 电路的接口AD9850 中有一个 40 位的控制字寄存器,在串行接收方式下,每当 WCLK 上升沿到达时,接收一位控制字.当接收 40 位控制字后,FQUD 出现上升来更新寄存器,以等待下 40 位控制字的到来.由

11、时序我们可知,切换一个频率需要的时间大约是 50 个 WCLK 周期时间 (其中 l0 个是延迟), 因此若要达到 2000 跳/秒的跳频速率,WCLK 周期应为1/(100K)秒,即 WCLK 的时钟频率为 100I【Hz.我们将串口 BCIXX 与 WCLK 直接相连.在 DSP串口中,BCIXK 时钟可以内部产生,也可以外部提供.但由于内部提供的时钟至少是 50M/32Hz,因此只能由外部提供 100K 时钟,此时应将串口控制寄存器BSPC 中的 MCM 位置 0.由于 AD9850 的寄存器是 40 位,因此为了方便起见,我们确定传输数据是 8 位方式,此时应将 BSPC 中的 FD

12、位置 1.在串口中,发送帧同步信号 BFSX 是每发送完 8 位数据来一上升,而在 AD9850 中,FQUD 是每接收完 40 位数据来一上升沿,因此不能将 FQUD与 BFSX 直接 ,我们用 10 线 XF 与 FQUD 相连,由程序判断发送 5 帧后,给 XF 一上升沿.图 6 是 DSP 与高速开关的接口电路图.该串口输出的是交织后的数据 0,1,速率为 32K,因此 TCLK 由外部 32K 时钟提供.在该串口传输中,我们不需要帧同步信号,即为连续模式传输,此时应将 BsPc 中 FSM位置 0.TDX 输出是 rIIL 电平,当输出为低电平时,开关门 1 截止,开关门 2 导通,

13、Four2 输出同第二路频率合成器输出信号一样的频率信号.当 TDX 输出是高电平时,开关门 2 截止,开关门 1 导通,Foutl 输出与第一路频率合成器输出信号一样的频率信号.然后,如图4,Foutl 输出与 Four2 输出分别作为高频相加器的两个输入端输入.图 6DSP 与高速开关的接口3 发射系统电路的实测结果图 7 和图 8 为发射系统中频输出的时频图,这是图 7 系统输出时频图用世界一流的 AGILENT 公司生产的调制域分析仪53310A 测出的,从图中可明显地看到 FSK 调制的实D 鸲一吼町 w 一OOFXXXDKBLCB6ID 萎 I 一町李冈峨等壶壅鏊堡塑亟垄墨堕堡壅里

14、第 4 期一-一一一一 ll 一.r 弼晴哼 q 日 0 哪!._ ,Jl:Ill8 发射系统时频图 I32KB/S)现,其数据 0,1 对应的频率差为 32kHz,跳频速率为200o 跳/秒,信道速率为 32KB/S?厂:142:99-105.ZanderJ,MalmgrenG.AdaptivefrequencyhoppinginItFcommunicationsJJ-Proe.Inst.1leeLts,ng.,程炳风,李文臣,李振东,等.一种基于队列理论的混沌跳频厅列剐厂王月,一?一南开大学(自然科学版2001,34(2):71-嚣 75.嚣 3neIm 一 0n 一一 nHCommunicationsSystemfo0ppingrHignspeeu 删 lInl“一一.LIGang-e1,LnUL.uia45n-0o5xi1,3L;W2.enN-anl(cheanizuniversity,Tianjin3l,china)(1.ZhenlouTextileMachineryCo.,Ltd?,Zhenh0u45ou5lj;zAbstract:The.tra】ditionalfrequencyhoppminmgunicomcmu0nnisc.at111ionesanisiacplepliintled0dinutches

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