1、高性能电荷泵的锁相环电路第 19 卷第 4 期2009 年 7 月黑龙江科技学院JoumalofHeilongjiangInstituteofScienceTechnologyVo1.19No.4July2009文章编号:16710118(2009)04 028203高性能电荷泵的锁相环电路王秀琴,江晓林(黑龙江科技学院电气与信息工程学院,哈尔滨 150027)摘要:为满足锁相环电路高稳定性,低功耗的要求,提高其整体性能 ,通过对普通型电荷泵锁相环电路模块的改进,设计了一种高性能差分型电荷泵锁相环.该电路包括鉴频鉴相器,分频器,差分电荷泵和压控振荡器的电路结构.仿真结果表明:该差分型电荷泵锁相
2、环的锁定时间为 10s,频率抖动为 0.0002MHz,周期抖动为 2ps,与普通型电荷泵锁相环相比,可达到快锁低抖的目的.关键词:电荷泵;锁相环;全差分中图分类号:TP273 文献标识码:AHigh?performancechargepumpphase?lockedloopcircuitdesignWANGXiuqin,JIANXiaolin(CoHegeofElectricandInformationEngineering,HeilongjiangInstituteofScienceandTechnology,Harbin150027,China)Abstract:Aimedatreali
3、zinghighstabilityandlowpowerrequiredforthephase-lockedloopcircuitandimprovingitsoverallperformance,thispaperproposesahighperformancedifferential-typecharge-pumpphaselockedloopbyimprovinggeneraltypecharge-pumpphaselockedloopcircuitmodule.ThepaperintroducesthedesignofPFDphasedetector,divider,different
4、ialchargepumpandvoltage-controlledoscillatorcircuitconfiguration.Simulationresultsshowthatthedifferentialcharge-pumpPLLlocktimeis10s,theequencyjitteris0.0002MHz,cyclejitteris2ps.Comparedwithordinary-typechargepumpPLL,thedifferentialchargepumpaffordsquickerlockandlowerjitter.Keywords:chargepump;PLL;F
5、ullydifferentia0 引言锁相环(Phase.LockedLoop,PLL) 电路作为时钟倍频器,己经成为当代微处理器必不可少的核心组成部件.锁相环位于微处理器时钟树的最上端,其性能优劣直接影响并决定全芯片的最高工作频率和稳定性.时钟频率的不断提高,使微处理器的性能受锁相环的影响越来越大,传统的设计方法已经不能满足性能高,成本低,生产周期短的要求.数字锁相环的处理器时钟电路,因数字电路高速翻转引起的电源噪声极大地干扰了锁相环的正常工作,不仅影响环路稳定而且会导致输出相位和频率抖动.工艺的发展和集成度的提高使系统时钟达到了 GHz 量级,苛刻的工作条件要求锁相环必须满足高稳定性和低功
6、耗的要求.国内锁相环与国外同频锁相环相比性能尚有很大差距,加大高性能锁相环技术的研发力度,推出拥有自主知识产权的高性能锁相环己经成为发展“中国芯“ 的迫切要求 .收稿日期:20090506作者简介:王秀琴(1968 一),女,吉林省舒兰人,副教授,硕士,研究方向:电子与通信,E-mail:.第 4 期王秀琴,等:高性能电荷泵的锁相环电路 2831 电荷泵锁相环性能电荷泵锁相环电路通过鉴频鉴相器,检测输入信号 u() 和环路反馈信号“.( )的相差和频差,产生相应的电压信号 UP,DOWN,以控制电荷泵的工作状态.电荷泵将信号 UP,DOWN 转换成可以控制压控振荡器的电压 U 输出,U 经环路
7、滤波器过滤输出直流电平(t), 作为压控振荡器的输入 .电路结构如图 1 所示.图 1 电荷泵锁相环电路结构Fig.1Structureofchargepumpphase-lockedloopcircuit为定量分析电荷泵锁相环的特点,必须为鉴频鉴相器(PFD),电荷泵(CP),低通滤波器(LPF),压控振荡器(VCO)组成的系统建立线性模型,得到其传输函数.通过测试系统的线性度,可以判断该系统是否存在线性关系.若不考虑分频器,则电荷泵锁相环的线性模型如图 2 所示.PFD|C 凡 Pr 一一一一一一一一一一一一 1VCO图 2 电荷泵锁相环线性模型Fig.2CPPLLlinearitymod
8、el模型的开环传输函数为)lIopen=P,-1.u为保证系统稳定,需要修改系统的相位特性,使得增益交点处的相位偏移小于 180.环路增益中引入一个零点,即低通滤波器的 C.与 u(t)之间串联电阻 R.,由此得到锁相环的开环传输函数:=(Rp+).实际电路工作时,PLL 电压和温度等的变化,要求设计中要保证系统的稳定性.2 锁相环电路2.1 鉴频鉴相器鉴频鉴相器由两个完全相同的 MTSPC.DFF(modifiedTSPCDflipflop)构成,如图 3 所示.TSPC.PFD 是一种边沿触发鉴频鉴相器,D 触发器的类型决定了正边沿触发或负边沿触发.MTSPC.DFF 是一种动态电路 ,具
9、有速度快,功耗低的特点.假设 Ref 的相位差前于 VCO,根据MTSPC.DFF 的工作原理,Ref 至上升沿时,UP 变为 1;VCO 至上升沿时,DN 变为 1.UP 和 DN 同时为 1 时,或非门输出的 Reset 变为 1,因此 UP和 DN 被置为 0.图 3 上升沿触发的 TSPC-PFD 的结构Fig.3Schematicsofpositive-triggeredTSPC-PFDTSPC.PFD 的输出只有三种状态,因此,电路结构简单,减小了寄生结点电容 J,不仅降低了功耗,提高了速度,而且缩短了输入输出的路径.复位信号 Reset 的脉冲宽度较小,提高了鉴频鉴相器的最高工作
10、频率.2.2 分频器数字分频器根据工作方式可分为静态和动态两种,分别用于较低和较高频率段.在高频段,动态分频器工作性能良好,其最高速率大于静态分频器.一般而言,前几级分频电路(预置分频器)采用动态除 2 分频器,频率降低后再采用抗电源干扰能力强的静态分频器.文中选择具有 TSPC 技术的 2 分频电路,二分频器后添加反相器,可保证因输入寄生电容变化而引起 VCO 的抖动最小,具体电路如图 4所示.284 黑龙江科技学院第 19 卷一 O图 4 基于九个晶体管的真单相锁存 D 触发器Fig.4TSPCDFFbasedon9tubes低输入频率下,晶体管电荷泄露会导致 DFF 无法正常工作:晶体管
11、之间的时间变长,电源噪声耦合威胁分频器精确工作 J.为了消除这些问题,在所有潜在的浮点添加弱的上拉锁(pul1.up).此外,分频器的工作频率必须大于振荡器的最大输出频率,若输入频率超出其工作频率,便可能丧失分频功能.2.3 差分电荷泵电荷泵的电流失配,漏电流等非理想性,在很大程度上影响了锁相环最终输出信号质量.差分型电荷泵输出两个差动信号 U.,U,作为压控振荡器的控制信号,如图 5 所示.DNlt0VC0图 5 全差分电荷泵和滤波器Fig.5FullydifferentialCPandLPF差分电荷泵在性能上有很大提高,主要表现在:减小了漏电流及上下电流不匹配对锁相环相位噪声及毛刺的影响.
12、电荷泵尚存在不理想因素,如上下两个通道均不导通时,存在上下相等漏电流;同时导通时上下电流不匹配;上下电流到达的时间不一致等 J,这些都会引起低通滤波器的输出电压波动.尽管单个输出电压均有同样的影响,但是这些不理想因素对两个输出控制电压的影响表现出共模特性,两个信号的差(一)屏蔽了这些不利因素.2.4 环形 VCo 振荡器文中选用环形振荡器,在其延迟单元里,由和引入一个正反馈,提供必要的电路条件,从而保证电路的持续振荡.结构如图 6 所示.图 6VCO 电路Fig.6VCOcircuit以和或者和实现电压控制的负载.当控制电压改变时,延迟单元的延迟随之改变.这种类型的负载既有利于减小共模变化的灵
13、敏性,又有利于减小电路的相位噪声.为更好地观察电路特性,设晶体管和处于饱和状态,此时输出摆幅必须小于 N 管的开启电压,且振荡频率与控制电压成比例.偏置电路由晶体管,组成,它提供可控偏置电流和可控电压.该电路的和在整个控制电压范围始终处于饱和状态.VCO 电路通过其延迟单元避免了增益损失,保证了控制电压和由鸠提供的尾电流之间的线性关系.3 仿真分析引入参考信号,经低通滤波器的输出信号 U的波形如图 7 所示.可见,当输出信号 U 经过一段时间趋于稳定,即锁相环电路锁定参考频率时,历时大约 10s,且一旦处于锁定状态,低通滤波器的输出信号 U 的波形基本成细微的直线.这表明低通滤波器的输出信号很
14、稳定,抖动很小.这主要由于差分型电荷泵电路采用共源共栅电流源结构,极大降低了上下电流源的不匹配问题,八个 MOS 管开关,减小了时钟馈通和电荷注入问题.通过在上下电流源 MOS 管的漏端连接单位增益放大器,避免了寄生电荷引起的电荷共享现象,使低通滤波器的输出电压保持一定值.当参考频率为 16.129MHz(周期为 62ns)时,差分型锁相环的频率抖动为 0.0002MHz,相对频率抖动为 0.00124%;周期抖动为2ps,相对周期抖动为 0.00322%.(下转第 294 页)毒294 黑龙江科技学院第 l9 卷位置,直径及保护层厚度,混凝土的碳化深度等其他参数基本满足设计要求,从而保证了该
15、桥的正常运行.该研究为该桥的质量评定及后期加固提供了依据.参考文献:1郝宪杰,贺菲 ,郝宪威.煤炭开采引起的采空塌陷问题与对策J. 能源技术与管理,2009,(2):8688.2于广云,夏军武 ,王东权.采动区铁路桥沉陷加固治理J.中(上接第 284 页)之肇t/us图 7 差分型电荷泵锁相环整体仿真波形Fig.7DifferenceofchargepumpPLLoverallsimulationwaveform4 结束语345国矿业大学,2004,33(1):59 61.牛国军,陈芳.现状桥梁的检测分析内容及方法J.西部探矿工程,2007,(5):170172.张竞男,王浩,乔建东.超声一回
16、弹一钻芯综合法测强初探J.材料科学与工程,2003,21(6):886889.刘春玉.钢筋混凝土桥梁检测和损伤评估研究J.黑龙江交通科技,2008,(2):86 87.差分型电荷泵锁相环电路,在参考频率为16.129MHz(周期为 62/IS)时,锁相环的锁定时间为1Os,频率抖动为 0.0002MHz,周期抖动为 2ps.(编辑苟海鑫)在同一参考频率下,普通型电荷泵锁相环的锁定时间为 150s,频率抖动为 0.2MHz,周期抖动为 1ns,表明差分型电荷泵锁相环可实现快锁低抖的目的.参考文献:1KIMH,RYUS,CHUNGY,eta1.Alowphase-noiseCMOSVCOwithH
17、armonictunedLCtankJ.IEEETransactionsonMicrowaveTheoryandTechniques,2006,54(7):29172924.2雷少刚.基于 CD4046 构成的 PLL 及应用J.西安航空技术高等专科学校,2006,24(3):l4 一 l6.3KIMB,GRAYPR.PLL/DLLsystemnoiseanalysisforlowjitterclocksynthesizerdesignJ.IEEEcustomintegratedcircuitscon-ferenee,2005,35(6):3134.4江晓林.通信系统中差分型锁相环的设计J.黑龙江科技学院,2008,18(6):426429.5李仲秋,胡锦 .陈迪平.三阶电荷泵锁相环的稳定性分析J.电子器件,2006,29(2):483 485.(编辑吴维华)
