1、 烟台大学计算机与控制工程学院数字逻辑课程设计报告设计题目：多功能数字电子钟设计 姓 名： 赵孟伟 赵洁 所学专业： 软件工程 班 级： 计 133-1 指导教师： 沈春华 日 期：2014.06.26 一设计内容 41.设计要求 .4二设计方案即总体功能 4三各部分具体设计 51显示模块 5（1）.秒部分 .5（）.分钟部分 .7（）小时部分 9（）模八部分 11（）八选一部分 12（）时钟显示部分 14校时模块 15（）按键校正按键的设置 15（）按键控制时分秒 17四程序 20五总结 21一设计内容1.设计要求（1）具有以 24 小时制计时的功能。（2）以 24 小时显示的功能。（3）具
2、有校时的功能（4）设计精度为 1S。二设计方案即总体功能系统输入：系统状态及校时，时钟信号 CLK,采用 1024HZ，输入信号有按键 K1，K2,K3 产生，分别用来改变时分秒的大小。系统输出：七段数码管显示时分秒输出。分频器分 秒 时K1 K2 K3按键控制七段 数码管显示时分秒三各部分具体设计1显示模块（1）.秒部分时钟 CLK 需要 1HZ，但输入的时钟信号为 1024HZ，所以我们用到了分频器来改变频率的大小，达到我们所需要的频率 1HZ 时才输出。生成的器件图如下：VHDL 程序代码如下：library ieee;use ieee.std_logic_1164.all;use ie
3、ee.std_logic_unsigned.all;entity miao isport (clk,en,clr:in std_logic;m1,m0:out std_logic_vector(3 downto 0);m1,m0 高低位co:out std_logic);co 进位end miao;architecture m of miao issignal cnt1,cnt0:std_logic_vector(3 downto 0);beginprocess(clk)beginif(clr=0)thencnt0yyyyyyyyyyyyyyyyyyyydoutdoutdoutdout=1;c
4、urrent=s0;end case;end if;end process;end a;（）按键控制时分秒代码：library ieee;use ieee.std_logic_1164.all; 器件图：use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ctr1 isport(clk:in std_logic; -10HZkey1,key2,key3,key4:in std_logic;led1,led2,led3,led4:out std_logic);end ctr1;architecture a of
5、ctr1 isbeginprocess (clk)beginif(clkevent and clk=1)thenif(key1=0)thenled1=1;led2=0;led3=0;led4=0;按下为高有效，使得输出为，所以用到了非门，使变为，让传给的elsif(key2=0)thenled1=0;led2=1;led3=0;led4=0;elsif(key3=0)thenled1=0;led2=0;led3=1;led4=0;elsif(key4=0)thenled1=0;led2=0;led3=0;led4=1;elseled1=0;led2=0;led3=0;led4=0;end if
6、;end if;end process;end a;四程序总的程序顶层图如下：五总结通过这次课程设计，我们学到了很多东西，总结如下：.这次的课程设计加强了我们动手、思考和解决问题的能力，在整个设计过程中，我们通过设计数字时钟，熟练的掌握了进制，进制等程序语言，对硬件语言有了更深刻的理解。.搞清楚了一些器件的作用与特点，例如模八，八选一，分频器等，了解了或非门的应用。会按要求和所需的功能连接电路图，继而可以完成完整的顶层图。.这次的学习让我们更加明白了团结合作的重要性，在设计电路的时候，我们遇到了一些困难，但是和伙伴们一起讨论，积极思考，就会有思路，就可以找到解决的办法。如果只是自己一个人在那里想总是解决不了问题，而且还会耗费在这上面的很多时间，所以集体的力量是伟大的，要团结合作。每一次的学习都会让我们有收获，这次的课程设计对我们很有意义！
