1、4实验四 组合逻辑电路实验分析一、实验目的 1掌握组合逻辑电路的分析方法与测试方法； 2了解组合电路的冒险现象及消除方法； 3验证半加器、全加器的逻辑功能。二、预习要求 1复习组合逻辑电路的分析方法； 2复习用与非门和异或门等构成的半加器、全加器的工作原理； 3复习组合电路冒险现象（险象）的种类、产生原因，如何消除？三、实验原理 1组合逻辑电路由很多常用的门电路组合在一起，实现某种功能的电路，它在任意时刻的输出，仅取决于该时刻输入信号的逻辑取值，而与信号作用前电路原来的状态无关。 2组合逻辑电路的分析是指根据所给的逻辑电路，写出其输入与输出之间的逻辑函数表达式或真值表，从而确定该电路的逻辑功能
2、。其分析步骤为：3组合电路的冒险现象(1)实际情况下，由于器件的延时效应，在一个组合电路中，输入信号发生变化时，输出出现瞬时错误的现象，把这现象叫做组合电路中的冒险现象，简称险象。这里研究静态险象，即电路达到稳定时，出现的险象。可分为 0 型静态险象（如图 4-1）和 1 型静态险象（如图 4-2）:图 4-1 0 型静态险象其输出函数 Y=A+ ,在电路达到稳定时，即静态时，输出 Y 总是 1。然而在输入 A 变A根据电路写出函数表达式 化成最简表达式 列出真值表 分析逻辑功能5化时，输出 Y 的某些瞬间会出现 0，Y 出现窄脉冲，存在有静态 0 型险象。图 4-2 1 型静态险象其输出函数
3、 Y=A+ ,在电路达到稳定时，即静态时，输出 Y 总是 O。然而在输入 AA变化时，在输出 Y 的某些瞬间会出现 1，Y 出现窄脉冲，存在有静态 1 型险象。 （2）进一步研究得知，对于任何复杂的组合逻辑电路，只要能成为 A+ 或 A 的形式，必然存在险象。为了消除险象，通常用增加校正项的方法，如果表达式中出现 A+形式的电路，校正项为被赋值各变量的“乘积项” ；表达式中出现 A 形式的电路，校A正项为被赋值各变量的“和项” 。例如：逻辑电路的表达式为 Y= B+AC；当 B=C=1 时，Y= +A，Y 正常情况下，A稳定后应输出 1，但实际中出现了 0 型静态险象。这时可以添加校正项 BC
4、，则Y B+AC+ABC= +A+1=1,从而消除了险象。四、实验器件1TH-SZ 型数字电路实验箱 2.双踪示波器 YB4320G3. 74LS00 74LS86 74LS02 4.若干导线五、实验内容1.分析、测试用与非门 74LS00 组成的半加器的逻辑功能（1）写出图 4-3 的逻辑表达式图 4-3 由与非门 74LS00 组成的半加器电路(2)根据表达式列出真值表 4.1，并写出最简函数表达式6（3）根据图 4-3，在实验箱上选定两个 14 脚的插座，插好两片 74LS00，并接好连线，A, B 两输入接至逻辑开关的输出插口。S, C 分别接至逻辑电平显示输入插口。按表 4-2的要求
5、进行逻辑状态的测试，将结果填入表 4-2，与表 4-1 进行比较，看两者是否一致。表 4.2 半加器理论值 表 4.2 实验测量结果A B Y1 Y2 Y3 S C A B C D0 0 0 00 1 0 11 0 1 01 1 1 1S= C= 2分析、测试用异或门 74LS86 和与非门 74LS00 组成的半加器的逻辑功能 ,填 入 表 4-3表 4.3 异或门组成的半加器图 4-4 异或门和与非门组成的半加器 S= C=3 分 析 、 测 试 用 异 或 门 74LS86、 与 非 门 74S00 和 或 非 门 74LS02 组 成 的 全 加 器 的 逻 辑 功 能图 4-5 全加
6、器逻辑电路A B S C0 00 11 01 1Ai Bi Ci-1 Si Si0 0 00 1 01 0 01 1 00 0 10 1 11 0 11 1 17（1）根据逻辑电路写出全加器的逻辑函数表达式，并化为最简。Si= Si=（2）按图 4-5 连线，Ai、Bi、Ci 的值按表 4-4 输入，观察输出 Si、Si 的值，填入表4.4。4观察冒险现象并消除（1）按图 4-6 接线，当 B=C1 时，A 输入矩形波（f 1 MHZ 以上） ，用示波器观察、记录 Y 波形。（2）用添加校正项的方法消除险象。画出校正后的电路图，观察、记录校正后 Y 输出波形。图 4-6 险象的消除六、实验报告
7、要求1整理实验数据、图表，并对实验结果进行分析讨论。2总结组合电路的分析与测试方法。3对险象进行讨论。七、实验注意事项1实验中要求使用+5V，电源极性绝对不允许接错。2插集成块时，要认清定位标记，不得插反。3连线之前，先用万用表测量导线是否导通。4输出端不允许直接接地或直接接+5V 电源，否则将损坏器件。8实验四 计数器及其应用（设计性）一、实验目的1学习集成触发器构成计数器的方法。2掌握中规模集成计数器的使用方法及功能侧试方法。3用集成电路计数器构成 1N 分频器。 二、实验预习要求1复习计数器电路工作原理。 2预习中规模集成电路计数器 74LS192 的逻辑功能及使用方法。3复习实现任意进
8、制计数的方法。三、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器 74LS192 的功能及应用。1. 74LS192 的主要原理（1）74LS192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其逻辑符号及
9、引脚排列如图 4-1 所示。图 41 74LS192 逻辑符号及引脚排列9图中：CP U加计数端 CPD 一减计数端 一置数端 CR 一清零端 一非LDCO同步进位输出端 一非同步借位输出端 D0、 D1、D2、 D3 一数据输入端 BOQ0、 Q1、Q2、Q3 一数据输出端。74LS192 功能如表 4.1：表 4.1 74LS192 的逻辑功能输 入 输 出CR /LD CPu CPD D3 D2 D1 D0 Q3 Q2 Q1 Q01 X X X X X X X 0 0 0 00 0 X X d c b a d c b a0 1 1 X X X X 加计数0 1 1 X X X X 减计数
10、74LS192 加减计数的状态转换表如下表 4.2：表 4.2 74LS192 加减计数的状态转换表加法计数（进位）输入脉冲数 0 1 2 3 4 5 6 7 8 9Q3 0 0 0 0 0 0 0 0 1 1Q2 0 0 0 0 1 1 1 1 0 0Q1 0 0 1 1 0 0 1 1 0 0输出Q0 0 1 0 1 0 1 0 1 0 1减法计数（借位）2计数器的级联使用一个十进制计数器只能表示 0 一 9 十个数，为扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，所以可以选用其进位（或借位）输出信号驱动下一级计器。图 4-2 是由 74LS192
11、利用其进位输出 控制高一位的COCPu 端构成的加计数级联图。可以实现 1010100 进制（ “00”一“99” ）的计数；如果要构成减计数电路，则利用其借位输出 控制高一位的 CPD 端，实现（“99”一BO“00”）的减法计数，如果计数初始值为 0099 其中一个数，则必须先在输入端 D3D0预置所要开始计数的初始值，令 0，将此初始值预置完成，此后重新置 =1。LDL图 4-2 加计数级联图103任意进制计数的实现（1）复位法获得任意进制计数器假设已有 N 进制计数器，而需要得到一个 M 进制计数器时，只要 MN,用复位法使计数器计数到 M 时置“0” ，即获得 M 进制计数器。图 4
12、-3 所示为用一片 74LS192 并采用复位法构成的 5 进制加法计数器。图 4-4 生所示为用两片 74LS192 级联并采用复位法构成的几 60 进制加法计数器。图 4-3 采用复位法构成的 图 4-4 采用复位法构成的5 进制加法计数器 60 进制加法计数（2）利用预置功能获得任意进制计数器图 4-5 是一个用两片 74LS192 级联构成的特殊 12 进制加法计数器电路。在数字钟里，对时位的计数序列是 1，2，3,11，12；是 12 进制，而且没有 0。即从 1 开始计数、显示到 12 为止，当计数到 13 时，通过与非门产生一个复位信号，使 74LS192 (2)时的十位 直接置
13、成 0000,而 74LS192（1） 时的个位直接置成 0001,从而实现了 1-12 计数。图 4-5 采用预置法构成的特殊 12 进制加法计数器11四、实验仪器设备1. TH-SZ 型数字电路实验箱 2. 两片 74LS192 一片 74LS00五、实验内容174LS192 逻辑功能测试74LS192 的 16 脚接 VCC=+5V，8 脚接地，计数脉冲 CPu 和 CPD 由单次脉冲源提供，置数端（ ） 、数据输入端（D3 D0）分别接逻辑开关，输出端（ Q3Q0）接译码显LD示输入的相应孔 A、B、C、 D，同时接至逻辑电平 LED 显示插孔， 和 接逻辑电COB平 LED 显示插孔
14、。按表 4.1 逐项测试，判断该集成块的功能是否正常。表 4.1 逐项测试，判断该集成块的功能是否正常，（1）清零（CR）令 CR=1，其它输入端状态为任意态， ，记录 Q3Q2Q1Q0 的状态和译码显示的数值。之后，置 CR=0。（2）置数（ ）LD当 CR=0, =0，CPu、CP D 任意态时，74LS192 处子置数状态。D3D2DlD0 任给一组数据，输出 Q3Q2QlQ0 与 D3D2DlD0 数据相同，若:D3D2DlD0=0011, 记录 Q3Q2Q1Q0的状态和译码显示的数值。（3）加法计数令 CR=0， =1，CP D=1, CPu 接单次脉冲源。在清零后送入 10 个单次
15、脉冲，观察输L出状态变化是否发生在 CPu 的上升沿。记录译码依次显示数字的情况。（4）减法计数令 CR=0， =1，CPu=l，CP D 接单次脉冲源。在清零后送入 10 个单次脉冲，观察L输出状态变化是否发生在 CPD 的上升沿。记录译码依次显示数字的情况。2.任意进制的实现（1）用复位法获得 9 进制和 78 进制加法计数器，分别画出电路图，并连线验证其功能（可以参照图 4-3 和图 4-4） 。74LS192 的 16 脚接 VCC=+5V, 8 脚接地；CP D =1, =1，Q3Q0 接译码显示输入的相应插孔 A, B, C、D。LD（2）用预置法获得 30 进制（从 1 开始计数）加法计数器，画出电路图，并连线验证其功能可以参照图 4-5。74LS192 的 16 脚接 VCC=+5V，8 脚接地；CP D =1， =1, Q3LQ0 接译码显示输入的相应插孔 A、B、C 、D 。六、思考题将两位十进制加法计数器改为两位十进制减法计数器，实现由 99-00 递减计数。12
