1、5.4 计数器5.4.1 计数器的分类 计数器在数字系统中应用十分广泛，不仅能统计输入脉冲的个数，还可以用作分频、定时、 产生节拍脉冲等等。计数器种类很多，如果按时钟信号的触发方式分类，可分为同步计数器和异步计数器两大类；如果按计数中计数值的变化趋势来分类，可分为加法计数器和减法计数器。随着计数 脉冲的输入；计数值既可以增加又可以减少的计数器称为可逆计数器；如果按计数器中数字的编码方式分类小可分成二进制计数器、二一十进制计数器(如842lBCD 码十进制计数据)、循环码计数器等。如果按能计数的最大值来区分，又有七进制计数器、六十进制计数器等等。5.4.2 同步计数器目前常用的同步计数器芯片主要
2、为二进制和十进制计数器。1. 4 位同步二进制加法计数器在图 5-2-l 的基础上，增加一些控制电路，就得到中规模集成的 4 位同步二进制加法计数器 74LSl61，74LSl61 除了具有二进制加法计数器功能外，还具有预置数、保持和异步置零等附加功能，其逻辑电路图及逻辑符号图如 图 5-4-l 所示。由图中可知： 端为异步置 0 (清零)端，只要 0 各触发器均被清 0，计数器输出DRDRQ3Q2QlQ0 0000。不清零时应使 =1 DRCP 经 G2 反相，故各触发器均由 CP 上升沿触发。DoD3 为数码输入端；QO Q3 为计数器输出端；CO 为进位输出端。 更为预置数控制端。L在
3、CP 触发后，数据分别存入各触发器，使该计数器可以预置数据。不预置数时应使1。Sl、S2 为工作方式控制端。上述功能归纳成表 5-4-1。除 74LSl61 外，CC40161 也完成上述逻辑功能，而且引脚排列也相同。此外，74LSl63的功能也与上述基本相同，但是采用同步置位的方式，在 出现低电平后，要等 CP 信号DR到达后，才能使触发器置位，而异步置位方式不受 CP 的限制。例 5-4-1分析图 542 所示的由 4 片 74LSl61 构成的连接图，指出其工作过程和逻辑功能。解: n 片 74LSl61 按这种方式连接，可扩展成 4n 位二进制程序计数器。例 5-4-2分析图 5-4-
4、3，指出其分频比，当 CP 的频率为 40kHz 时，Z 的频率为多少?解 : 图 5-4-3 为两片 74LSl61 级联组成的计数分频电路。由片(1)的进位输出控制片(2)的工作方式，并由片(2)的进位输出取反作为两片的置数控制信号。片(2)的进位输出产生电路的输出 Z。 为分析方便，假定两片的置数信号 为 0，片(1)、片(2)分别置人 D3D2D1Do1100 和L1001。片(1)开始计数，输人 4 个 CP 脉冲后，片（1）的进位输出为 1，此时片(2)开始从 1001 到 1010 计数。由于片(1)置数控制信号由片(2)的进位输出取反生成，输入第 5个 CP 脉冲后，片(1)从
5、 0000 开始到 1111 计数，经过 16 个 CP 脉冲后，片（1)的进位输出为 l，片(2)计数从 1010 至 l011。 因为片(2)为七进制计数器，故两片组成 N4 十 6x16100 的计数器，即为 100 进制计数器。分频比100。CP 的频率为 40kHz 时，Z 的频率为 400Hz。2同步十进制加法计数器例 5-4-3分析图 5-4-4，指出该电路工作；解 （ P187 ）各厂家生产的可预置十进制同步计数器 74LSl60、CC40160 等中规模集成片均按8421BCD 的规律计数，并采用异步清零。其逻辑符号图引脚与图 5-4-l 逻辑符号图一致，功能表和表 5-4-
6、l 相同。74LSl60 的主干电路如图 5-4-5 所示。除了上述 8421BCD 码十进制同步计数器以外，还有其他 BCD 码(如 2421BCD、余 3BCD 等)的同步十进制计数器，因其基本原理和分析方法与上述类似，不再赘述，3同步可逆计数器前面讨论的都是随着计数脉冲的依次输入而不断加一的加法计数器。实际上还有随着计数脉冲的输入而不断减一的减法计数器，如 CCl4526、CCl4522 等集成电路芯片。还有既能递加计数、又能递减计数的可逆计数器，或称加减计数器。下面以同步二进制可逆计数器为例，分析递减计数和可逆计数的工作原理。图 5-4-6 为 4 位同步二进制可逆计数器(单时钟输入)74LSl91 的逻辑电路图及逻辑符号图。图 5-4-6 只有一个时钟信号输入端，电路的加减由 M 的电平决定，这种电路结构为单时钟结构。如果加法计数时钟信号和减法计数时钟信号来自两个不同的时钟源，则需要使用双时钟结构，加法计数时钟信号和减法计数时钟信号不能同时输入。
