1、数字电路与逻辑设计实验报告第 1 页 共 11 页实验七 8 位移位寄存器电路设计班级 姓名 学号 指导老师 一、 实验目的熟悉 Quartus仿真软件的基本操作，并用 VHDL/Verilog 语言设计一个 8 位移位寄存器。二、实验内容1、熟悉 Quartus软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用 VHDL 语言设计一个 8 位移位寄存器，最终在 FPGA 芯片上编程 8 位移位寄存器，并验证逻辑实现。3、实验原理 逻辑图 功能表clrn clk s1_s0 sl_sr 作用0 X XX XX 清零1 11 XX 并行置数1 01 X1 右移补11 0
2、1 X0 右移补01 10 1X 左移补11 10 0X 左移补01 00 XX 保持其他 保持清零端 clrn 低电平有效。数字电路与逻辑设计实验报告第 2 页 共 11 页四、实验方法与步骤实验方法：采用基于 FPGA 进行数字逻辑电路设计的方法。采用的软件工具是 QuartusII 软件仿真平台，采用的硬件平台是 Altera EPF10K20TI144_4 的FPGA 试验箱。实验步骤：1、编写源代码。打开 Quartus软件平台，点击 File 中得 New Project 新建工程，将工程名称建得跟文件夹名称一样。在 File 中 New 建立一个 VHDL 文件。VHDL 语言设
3、计如下：数字电路与逻辑设计实验报告第 3 页 共 11 页点击 File/Save as 以“.vhd”为扩展名存盘文件，命名为“ex.vhd”,保存时勾选“Add file to current file”选项。点击“processing”选择“Analyze current file”,检查语法错误直至出现图 1.点击“processing”中的“start”选择”start analysis 同理将 sl,sr 合并为 sl_sr;点击 ，使其节点 clk 成为高亮状态，点击左侧栏中的 ，进入界面 5，将开始值“start value”设为 0，点击 “timing”,将开始时间“sta
4、rt time ”设为 0，结束时间“end time”默认为 2.0us,每个值的时间长度（半周期） “count every”设定为 50ns,值“Muliplied by”默认为“1”。点击“确定”输入信号激励。界面 10界面 5将节点 clrn 设为 500560ns 的值为 0，其余时间为 1；将节点 s 设为开始值为 11，周期为100ns， ；将节点 sl_sr 设为周期 100ns,开始值为 10；d 输入值为 10101010点击”View”中的 ”Zoom out”命令缩小波形显示制作波形如下图 3 所示：点击 File/Save as 以“.vwf”为扩展名存盘文件，命名
5、为“ex.vwf ”,保存时勾选“Add file to current file”选项。3. 波形仿真及验证。保存波形文件后，点击”processing “中”Generate functional simulation netlist”,命令产生功能仿真网表。出现成功后提示如下图 4 后，点击”assignments “中”settings ”，出现以下界面 6。点击左侧栏中“simulator Settings”,在”Simulation mode”的下拉列表中选择“Functional”,指定波形激励文件”Silulation input“为本波形文件“ex.vwf ”,点击“OK”完
6、成设定。点击“Processing”中的 “Start simulation”,开始功能仿真。若仿真成功，会提示仿真成功图5，能够从 Simulation Report 窗口查看结果，见图 6。数字电路与逻辑设计实验报告第 6 页 共 11 页界面 6.时序仿真：功能仿真成功后，点击”assignments“中”settings ”，出现以下界面 7。点击左侧栏中“simulator Settings”,在”Simulation mode”的下拉列表中选择 “timing”,指定波形激励文件”Silulation input“为本波形文件 “ex.vwf”,点击“OK”完成设定。点击“Proc
7、essing”中的“Start simulation”,开始功能仿真。若仿真成功，会提示仿真成功图 6，能够从 Simulation Report 窗口查看结果。界面 7五、实验结果与分析（第一手实验“素材”的“展示” 、分析说明）1.编译过程a）编译过程、调试结果ex.vhd 全编译通过，见图 1：数字电路与逻辑设计实验报告第 7 页 共 11 页图 12.功能仿真a)功能仿真过程及仿真结果波形文件 ex.vwf 产生功能仿真网表成功，见图 4：图 4波形文件 ex.vwf 功能仿真成功，见图 5:图 5b)结果分析及结论制作的波形图如图 3 所示：图 3功能仿真结果如图 6 所示：数字电路
8、与逻辑设计实验报告第 8 页 共 11 页图 6分析：1.50ns 时，时钟信号 clk 为上升沿，s 的值都为 11，置数，q 输出 d,为 10101010；250ns，时钟信号 clk 为上升沿，s,的值都为 01，sl_sr 为 00，右移补 0，q 输出 01010101；550ns 时，clr 为 0,清零，输出 q 为 00000000.3.时序仿真a)时序仿真过程及仿真结果仿真波形图见下图 7 嗯呢，图 7b)结果分析及结论有 10ns 的延迟，验证成功六、.Programming 芯片编程a)将 VHDL 编译成功后，点击“Assignments ”选择“pins”,进入界面
9、 8，分别为 clk,clrn,选择分配管脚 55，83；s1,s0 为 78,72； sl,sr 为 67,64；d(7 downto 0)为 60,59,51,49,48,47,46,44 ；q(7 downto 0)分别为 95,92,91,90,89,88,87,86；数字电路与逻辑设计实验报告第 9 页 共 11 页了，o，呢，了，界面 8点击 tools 选择 programmer，进入界面 9界面 9点击“hardware Setup”,进入界面 10， “Currently selected hardware”选择“USBBlasterUSB-0”数字电路与逻辑设计实验报告第
10、10 页 共 11 页界面 10单击 close 返回界面 9。单击 start 开始下载，直至出现。在电路板上验证。b)编程芯片 FPGA 验证结果1.当 clr 都为 1， s1,s0 为 11，d 输入 10110011 时，置数，q 输出 10110011 验证如图 9图 92.当 clr 都为 1， s1,s0 为 01，sl,sr 为 11，d 输入 10110011 时，,右移补 1，由于时钟信号频率很高，很快就完成多个周期右移补 1，q 输出 11111111 验证如图 10数字电路与逻辑设计实验报告第 11 页 共 11 页图 103.当 clr 都为 1， s1,s0 为 10，sl,sr 为 01，d 输入 10110011 时，,左移补 0，由于时钟信号频率很高，很快就完成多个周期右移补 1，q 输出 00000000 验证如图 11图 11c)结果分析与结论逻辑正确。六、实验结论（实验概括总结与实验心得）（实验的结论）移位寄存器的设计仿真成功，逻辑正确，整个过程也完满了。下载验证也是逻辑正确，不过的在电路板上的验证稍显粗糙。（实验的心得）这次的设计，没有用上 D 触发器，因为对于代码还没有完全弄懂逻辑关系。在最后下载在电路板上验证时，对结果想了很久才想明白。对了时序逻辑电路这块还需要深入研究一下。
