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类型数字电路试卷new.docx

  • 上传人:dzzj200808
  • 文档编号:2233315
  • 上传时间:2018-09-06
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    1、华中科技大学计算机学院数字电路与逻辑设计试卷 A (闭卷)班级 学号 姓名 成绩 一单项选择题(每题 1 分,共 10 分)1表示任意两位无符号十进制数需要( )二进制数。A6 B7 C8 D9 2余 3 码 10001000 对应的 2421 码为( ) 。A01010101 B.10000101 C.10111011 D.111010113补码 11000 的真值是( ) 。A +1.0111 B. -1.0111 C. -0.1001 D. -0. 10004标准或-与式是由( )构成的逻辑表达式。 A与项相或 B. 最小项相或 C. 最大项相与 D.或项相与5.根据反演规则, EDCA

    2、F的反函数为( ) 。A. )( B. E)D(CAFC. D. 6下列四种类型的逻辑门中,可以用( )实现三种基本运算。A. 与门 B. 或门C. 非门 D. 与非门7 将 D 触发器改造成 T 触发器,图 1 所示电路中的虚线框内应是( ) 。 图 1A. 或非门 B. 与非门 C. 异或门 D. 同或门8实现两个四位二进制数相乘的组合电路,应有( )个输出函数。A 8 B. 9 C. 10 D. 11 9要使 JK 触发器在时钟作用下的次态与现态相反,JK 端取值应为( ) 。AJK=00 B. JK=01 C. JK=10 D. JK=11 10设计一个四位二进制码的奇偶位发生器(假定

    3、采用偶检验码) ,需要( )个异或门。A2 B. 3 C. 4 D. 5二判断题(判断各题正误,正确的在括号内记“”,错误的在括号内记“”,并在划线处改正。每题 2 分,共 10 分)1原码和补码均可实现将减法运算转化为加法运算。 ( )2逻辑函数 7),M(1,346C)B,F(A则 m(0,25)C)B,(AF。 ( )3化简完全确定状态表时,最大等效类的数目即最简状态表中的状态数目。 ( )4并行加法器采用先行进位(并行进位)的目的是简化电路结构。 ( )5. 图 2 所示是一个具有两条反馈回路的电平异步时序逻辑电路。 ( )图 2三多项选择题(从各题的四个备选答案中选出两个或两个以上正

    4、确答案,并将其代号填写在题后的括号内,每题 2 分,共 10 分)1小数“0”的反码形式有( ) 。A000 ; B100 ;C011 ; D111 2逻辑函数 F=AB 和 G=AB 满足关系( ) 。A. GF B. F C. GF D. 1F 3 若逻辑函数 5,7)m(0,234C)B,(A,m(236),( 则 F 和 G相“与”的结果是( ) 。A 32m B 1 C D AB 4设两输入或非门的输入为 x 和 y,输出为 z ,当 z 为低电平时,有( ) 。Ax 和 y 同为高电平 ; B x 为高电平,y 为低电平 ;Cx 为低电平,y 为高电平 ; D x 和 y 同为低电

    5、平.5组合逻辑电路的输出与输入的关系可用( )描述。A真值表 B. 流程表C逻辑表达式 D. 状态图 四 函数化简题(10 分)1用代数法求函数 BACABC),F( 的最简“与-或”表达式。 (4分)2用卡诺图化简逻辑函数F(A,B,C,D)m(2,3,9,11,12)+d(5,6,7,8, 10,13) 求出最简“与-或”表达式和最简“或-与”表达式。 (6 分)五设计一个将一位十进制数的余 3 码转换成二进制数的组合电路,电路框图如图 3 所示。 (15 分)图 3要求:1填写表 1 所示真值表;表 1 真值表ABCD WXYZ ABCD WXYZ00000001001000110100

    6、010101100111100010011010101111001101111011112利用图 4 所示卡诺图,求出输出函数最简与-或表达式;图 43画出用 PLA 实现给定功能的阵列逻辑图。4若采用 PROM 实现给定功能,要求 PROM 的容量为多大?六、分析与设计(15 分)某同步时序逻辑电路如图 5 所示。图 5(1) 写出该电路激励函数和输出函数;(2) 填写表 2 所示次态真值表; 表 2(3) 填写表 3 所示电路状态表;表 3(4)设各触发器的初态均为 0,试画出图 6 中 Q1、Q 2和 Z 的输出波形。图 6(5)改用 T 触发器作为存储元件,填写图 7 中激励函数 T2

    7、、T 1卡诺图,求出最简表达式。图 7输入X现态Q2 Q1激励函数J2 K2 J1 K1 次态Q2(n+1)Q1(n+1)输出Z现态 次态 Q 2 (n+1) Q 1(n+1) 输出Q 2 Q 1 X=0 X=1 Z00011011七分析与设计(15 分)某电平异步时序逻辑电路的结构框图如图 8 所示。图中:12212 yyxYx 121Z要求:1根据给出的激励函数和输出函数表达式,填写表 4 所示流程表;表 42. 判断以下结论是否正确,并说明理由。 该电路中存在非临界竞争; 该电路中存在临界竞争;3将所得流程表 4 中的 00 和 01 互换,填写出新的流程表 5,试问新流程表对应的电路是

    8、否存在非临界竞争或临界竞争? 表 5激励状态 Y2Y1/输出 Z二次状态y2 y1 x2x1=00 x2x1=01 x2x1=11 x2x1=100 00 11 11 0激励状态 Y2Y1/输出 Z二次状态y2 y1 x2x1=00 x2x1=01 x2x1=11 x2x1=100 00 1图 8八分析与设计(15 分)某组合逻辑电路的芯片引脚图如图 9 所示。图 91分析图 9 所示电路,写出输出函数 F1、F 2的逻辑表达式,并说明该电路功能。2假定用四路数据选择器实现图 9 所示电路的逻辑功能,请确定图 10 所示逻辑电路中各数据输入端的值,完善逻辑电路。1 11 0图 103假定用 E

    9、PROM 实现图 9 所示电路的逻辑功能,请画出阵列逻辑图。华中科技大学计算机学院数字电路与逻辑设计试卷 A 参考答案一单项选择题(每题 1 分,共 10 分)1B ; 2C ; 3D ; 4B ; 5. A ; 6D ; 7D ; 8A ; 9D ; 10B 。二判断题(判断各题正误,正确的在括号内记“”,错误的在括号内记“”,并在划线处改正。每题 2 分,共 10 分)1反码和补码均可实现将减法运算转化为加法运算。 ()2逻辑函数 7),M(1,346C)B,F(则 7)m(1,346C)B,(AF。 ()3化简完全确定状态表时,最大等效类的数目即最简状态表中的状态数目。 ()4并行加法器

    10、采用先行进位(并行进位)的目的是提高运算速度。 ()5. 图 2 所示是一个具有一条反馈回路的电平异步时序逻辑电路。 ()三多项选择题(从各题的四个备选答案中选出两个或两个以上正确答案,并将其代号填写在题后的括号内,每题 2 分,共 10 分)1AD; 2ABD; 3 AC; 4ABC; 5AC 。四 函数化简题(10 分)1代数化简(4 分) BAC)(B)B,F(2卡诺图化简(共 6 分)最简“与-或”表达式为: CBAF (3 分)最简“或-与”表达式为: )()( (3 分)五设计(共 15 分)1填写表 1 所示真值表;(4 分)表 1 真值表ABCD WXYZ ABCD WXYZ0

    11、0000001001000110100010101100111dddddddddddd000000010010001101001000100110101011110011011110111101010110011110001001dddddddddddd2利用卡诺图,求出输出函数最简与-或表达式如下:(4 分)DZCYBDXAW3画出用 PLA 实现给定功能的阵列逻辑图如下:(5 分)4若采用 PROM 实现给定功能,要求 PROM 的容量为:(2 分)4(bit)2六、分析与设计(15 分)(1) 写出该电路激励函数和输出函数;(3 分)12121211 Q Z,K ,QJ ,XK ,J (

    12、2) 填写次态真值表;(3 分) 输入X现态Q2 Q1激励函数J2 K2 J1 K1 次态Q2(n+1)Q1(n+1)输出Z0000111100011011000110110 1 0 11 0 0 10 1 0 11 0 0 10 1 1 01 0 1 00 1 1 01 0 1 00 01 00 01 00 11 10 11 101000100(3)填写如下所示电路状态表;(3 分) 现态 次态 Q 2 (n+1) Q 1(n+1) 输出Q 2 Q 1 X=0 X=1 Z00 00 01 001 10 11 110 00 01 011 10 11 0(4)设各触发器的初态均为 0,根据给定波

    13、形画出 Q1、Q 2和 Z 的输出波形。(3 分)(5)改用 T 触发器作为存储元件,填写激励函数 T2、T 1卡诺图,求出最简表达式。 (3 分)最简表达式为: 111222QXTQ七分析与设计(15 分)1根据给出的激励函数和输出函数表达式,填流程表; (5 分)2. 判断以下结论是否正确,并说明理由。 (6 分) 该电路中存在非临界竞争;正确。因为处在稳定总态(00,11) ,输入由 00 变为 01 或者处在稳定总态(11,11) ,输入由 11 变为 01 时,均引起两个状态变量同时改变,会发生反馈回路间的竞争,但由于所到达的列只有一个稳定总态,所以属于非临界竞争。 该电路中存在临界

    14、竞争;正确。因为处在稳定总态(11,01) ,输入由 11 变为 10 时,引起两个状态激励状态 Y2Y1/输出 Z二次状态y2 y1 x2x1=00 x2x1=01 x2x1=11 x2x1=100 0 00/0 00/0 01/0 00/00 1 00/0 00/0 01/0 10/01 1 11/0 00/0 11/1 10/01 0 11/0 01/0 11/1 10/0变量同时改变,会发生反馈回路间的竞争,且由于所到达的列有两个稳定总态,所以属于非临界竞争。3将所得流程表 3 中的 00 和 01 互换,填写出新的流程表,试问新流程表对应的电路是否存在非临界竞争或临界竞争?(4 分)

    15、 新的流程表如下:新流程表对应的电路不存在非临界竞争或临界竞争。八分析与设计(15 分)1写出电路输出函数 F1、F 2的逻辑表达式,并说明该电路功能。 (4 分)BCABCA2 该电路实现全减器的功能功能。 (1 分)2假定用四路数据选择器实现该电路的逻辑功能,请确定给定逻辑电路中各数据输入端的值,完善逻辑电路。 (5 分) 1D,A,D,0FCC32121 :3假定用 EPROM 实现原电路的逻辑功能,可画出阵列逻辑图如下:(5 分)激励状态 Y2Y1/输出 Z二次状态y2 y1 x2x1=00 x2x1=01 x2x1=11 x2x1=100 0 01/0 01/0 00/0 10/00 1 01/0 01/0 00/0 01/01 1 11/0 01/0 11/1 10/01 0 11/0 00/0 11/1 10/0

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