数字逻辑综合练习new.doc

1、数字逻辑综合练习一、填空题1. (3AD.08)16=(_)10=(_)82. CMOS 的最基本的逻辑单元是由_和_按照互补对称形式连接起来构成的。3. 二值逻辑中，变量的取值不表示_，而是指_。4. 描述时序电路的逻辑表达式为_、_和驱动方程。5. 用组合电路构成多位二进制数加法器有_和_二种类型。6. 十进制数(119) 10转换为八进制数是 ，二进制数(0011101010110100) 2转换成十六进制数是 。7. 组合逻辑电路在结构上不存在输出到输入的 通路，因此输出状态不影响 状态。8. 译码器的逻辑功能是将某一时刻的 输入信号译成唯一的输出信号，因此通常称为 译码器。9. 按照

2、数据写入方式特点的不同，ROM 可分为掩膜ROM，_，_。10. 时序逻辑电路的特点是，任意时刻的输出不仅取决于该时刻的输入信号，而且还与电路 有关，因此时序逻辑电路具有 功能。11. 一个 ROM 的存储矩阵有 64 行、64 列，则存储矩阵的存储容量为 个存储 。12. 低密度的 PLD 由输入缓冲器、 、 、输出缓冲器四部分功能电路组成。13. 十进制数（0.7875） 10转换成八进制数是 ，十六进制数（1C4） 16转换成十进制数是 。14. 伴随着 器件出现，逻辑函数的表示方法开始使用 法。15. 门电路的输入、输出高电平赋值为 ，低电平赋值为 ，这种关系是负逻辑关系。16. 组合

3、逻辑电路的输出只与当时的 状态有关，而与电路的 输入状态无关。17. 实现译码功能的组合逻辑电路称为 ，用来完成编码工作的组合逻辑电路称为 。18. 时序逻辑电路的输出不仅和 有关，而且和 有关。19.PLA 是将 ROM 中的地址译码器改为 发生器的一种可编程逻辑器件，其 均可编程。20. 数字 ISP 逻辑器件有 、 、ispGAL 三类。21. 十进制数（0.7875） 10转换成八进制数是 ，十六进制数（1C4） 16转换成十进制数是 。22. Moore 和 型时序电路的本质区别是 。23. 逻辑门电路的输入端个数称为它的（ ）系数，门电路带同类门数量的多少称为它的（ ）系数。 24

4、. 组合逻辑电路在任意时刻的( )取决于（ ） 。 25. 设计多输出组合逻辑电路时，只有充分考虑（ ） ，才能使电路达到( )。 26.Mealy 型时序逻辑电路的输出是（ ）的函数， Moore 型时序逻辑电路的输出是（ ）的函数。 27. 化简完全确定( )引用了状态（ ）的概念。 28. 一个 Mealy 型“0011”序列检测器的最简状态表中包含（ ）个状态，电路中有（ ）个触发器。29. 消除组合逻辑电路中险象的常用方法有增加惯性延时环节、 （ ）和（ ）三种。 30. 时序逻辑电路按其状态改变是否受统一时种信号控制，可将其分为（ ）和（ ）两种类型。 31. 逻辑代数的三条重要规

5、则是指( )、反演规则和（ ） 。32. 数字逻辑电路可分为（ ）和（ ）两大类。 33. 全加器是一种实现两个一位二进制数以及来自低位的进位相加，产生（ ）及（ ）功能的逻辑电路。 34. 由与非门构成的基本 R-S 触发器，其约束方程为（ ） ；由或非门构成的基本 R-S 触发器，其约束方程为（ ） 。 35. 全加器是一种实现两个一位二进制数以及来自低位的进位相加，产生（ ）及（ ）功能的逻辑电路。36. 一个同步时序逻辑电路可以用输出函数表达式、 （ ）和（ ）三组函数表达式描述。 37. （ ）电路任何时刻的稳定输出仅仅只决定于（ ）各个输入变量的取值。 38. 逻辑代数的三条重要规

6、则是指（ ） 、 （ ）和对偶规则 。 39. 逻辑门电路的输入端个数称为它的（ ）系数，门电路带同类门数量的多少称为它的（ ）系数。 40. 组合电路中的险象可根据输入变化前后输出是否相等而分为_和_。41. 可靠性编码有_、_。42. 二值逻辑中，变量的取值不表示_，而是指_。43. 可编程逻辑器件的编程方式可分为_和_两类。44. 数字逻辑电路一般分为_和_。45. 时序电路一般由组合逻辑、_和_三部分组成。46. 判断一个电路是否可能产生险象的方法有_和_。47. 逻辑代数有 3 条重要规则，即_、_和对偶规则。48. 低密度的 PLD 由输入缓冲器、_、_、输出缓冲器四部分功能电路组

7、成。49. 一个完整的 VHDL 程序包含：库、程序包、_、 _、配置等五个部分。50. 在由 n 个变量构成的任意“或”项中，使其值为 1 的变量取值组合数最多的一种“或”项，称为 。 51. 逻辑代数的基本运算是 。52. 对于同一逻辑门电路，分别使用正逻辑和负逻辑表示输出和输入之间的逻辑关系，则其表达式互为： 。53. 由于竞争而在电路输出端可能产生尖峰脉冲的现象称为 。54.PN 结是一个二极管，它具有 导电特性。55. 可以直接将两个门电路的输出端连接在一起实现“线与”接法的 TTL 门电路如 门电路。56. 组合逻辑电路的竞争-冒险是一种瞬态现象，可分为： 冒险和 冒险两种。 57

8、. 从逻辑功能的特点上，将数字集成电路分类为： 和 两类。二、选择题1.若 ABCDEFGH 为最小项，则它有逻辑相邻项个数为( )A. 8 B. 82 C. 28 D. 162.如果编码 0100 表示十进制数 4，则此码不可能是( )A. 8421BCD 码 B. 5211BCD 码 C. 2421BCD 码 D. 余 3 循环码3.构成移位寄存器不能采用的触发器为( )A. R-S 型 B. J-K 型 C. 主从型 D. 同步型4.555 定时器构成的单稳态触发器输出脉宽 tw为( )A.1.3RC B.1.1RC C.0.7RC D.RC5.以下 PLD 中，与、或阵列均可编程的是(

9、 )器件。A. PROM B. PAL C. PLA D. GAL6函数 F(A,B,C,D)=m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式 F= 。ABCD7组合电路是指 组合而成的电路。A触发器 B门电路 C计数器 D寄存器8电路如右图所示，经 CP 脉冲作用后，欲使 Qn+1=Q，则 A，B 输入应为 。AA=0，B=0 BA=1，B=1CA=0，B=1 DA=1，B=09一位十进制计数器至少需要 个触发器。A3 B4 C5 D1010n 个触发器构成的扭环计数器中，无效状态有 个。An B2n C2 n-1 D2 n-2n11GAL 器件的与阵列 ，或阵列

10、 。A固定，可编程 B可编程，可编程C固定，固定 D可编程，固定12下列器件中是 现场片。A触发器 B计数器 CEPROM D加法器13IspLSI 器件中，缩写字母 GLB 是指 。A全局布线区 B通用逻辑块 C输出布线区 DI/O 单元14 在下列逻辑部件中，不属于组合逻辑部件的是 。A译码器 B编码器 C全加器 D寄存器15 八路数据选择器，其地址输入端(选择控制段)有 个。BADA8 B2 C3 D416 为将D触发器转换为T触发器，下图所示电路虚线框内应是 。A或非门 B与非门 C异或门 D同或门17用n个触发器构成计数器，可得到最大计数摸是 。An B2n C2 n D2 n-11

11、8 ) (F,)6543,10(),F( 则m(A)ABC (B)A+B+C (C) (D) _BA_CBA19或非门构成的基本 RS 触发器，输入端 SR 的约束条件是（ ）(A)SR=0 (B)SR=1 (C) (D) 1_RS0_RS20一个 T 触发器，在 T=1 时，来一个时钟脉冲后，则触发器( )。(A)保持原态 (B)置 0 (C) 置 1 (D) 翻转21在 CP 作用下，欲使 D 触发器具有 Qn+1= 的功能，其 D 端应接（ ）_n(A)1 (B) 0 (C) (D) n22比较两个两位二进制数 A=A1A0和 B=B1B0，当 AB 时输出 F=1，则 F 的表达式是（

12、 ） 。(A) (B)_1BAF _01_0F(C) (D) _01A23. 下列电路中属于数字电路的是（ ） 。 A. 差动放大电路 B. 集成运放电路 C. RC 振荡电路 D. 逻辑运算电路 24. 余 3 码 10001000 对应的 2421 码为（ ） 。 A. 01010101 B. 10000101 C. 10111011 D. 11101011 25. 表示任意两位十进制数，需要（ ）位二进制数。 A. 6 B. 7C. 8 D. 9 26.n 个变量可以构成（ ）个最大项。 A. n B. 2nC. 2n D. 2n-1 27. 下列触发器中，没有约束条件的是（ ） 。 A

13、. 主从 R-S 触发器 B. 基本 R-S 触发器 C. 主从 J-K 触发器 D. 以上均有约束条件 28. 组合逻辑电路中的险象是由于（ ）引起的。 A. 电路未达到最简 B. 电路有多个输出 C. 电路中的时延 D. 逻辑门类型不同 29. 实现同一功能的 Mealy 型同步时序电路比 Moore 型同步时序电路所需要的（ ） 。 A. 状态数目更多 B. 状态数目更少 C. 触发器更多 D. 触发器一定更少 30. 用 0011 表示十进制数 2，则此码为( )。 A. 余 3 码 B. 5421 码 C. 余 3 循环码 D. 格雷码31. 标准与或式是由（ ）构成的逻辑表达式。

14、A. 与项相或 B. 最小项相或 C. 最大项相与 D. 或项相与 32. （ ）的输出端可以直接相连，实现线与。 A. 一般 TTL 与非门 B. 集电极开路 TTL 与非门 C. 一般 CMOS 与非门 D. 一般 TTL 或非门 33.J-K 触发器在 CP 时钟脉冲作用下，要使得 Q(n+1) =Qn，则输入信号必定不会为（ ） 。 A. J = K = 0 B. J = Q, K = C. J = Q, K = Q D. J = Q, K = 0 34. 设计一个五位二进制码的奇偶位发生器电路（偶校验码） ，需要（ ）个异或门。A. 2 B. 3C. 4 D. 5 35. A1011

15、01 = （ ） 。 A. A B. C. 0 D. 1 36.AB +A 在四变量卡诺图中有（ ）个小格是“1” 。CDA. 13 B. 12C. 6 D. 5 37. 八路数据分配器，其地址输入（选择控制）端有（ ）个。A1 B2C3 D838. 电路如右图所示，经 CP 脉冲作用后，欲使 Qn+1=Qn，则 A，B 输入应为（ ） 。AA=0，B=QBA=1，B=1CA=0，B=1 DA=1，B=039. 一位十进制计数器至少需要（ ）个触发器。A3 B4C5 D1040.EPROM 的与阵列（ ） ，或阵列（ ） 。A固定，可编程 B可编程，固定C固定，固定 D可编程，可编程41. 在

16、 ispLSI 器件中，GRP 是指（ ） 。A全局布线区 B通用逻辑块C输出布线区 D输入输出单元42. 双向数据总线可以采用（ ）构成。A. 译码器 B三态门C与非门 D多路选择器43. 同步时序电路设计中，状态编码采用相邻编码法的目的是（ ） 。 A. 减少电路中的触发器 B. 提高电路速度 C. 提高电路可靠性 D. 减少电路中的逻辑门 44. 设计一个 8421 码加 1 计数器，至少需要（ ）个触发器。 A. 3 B. 4C. 6 D. 10 45. 三极管作为开关时工作区域是（ ） 。 A. 饱和区+放大区 B. 击穿区+截止区 C. 放大区+击穿区 D. 饱和区+截止区 46.

17、 主从触发器的触发方式是（ ） 。A. CP=1 B. CP 上升沿C. CP 下降沿 D. 分两次处理47. 以下哪一条不是消除竟争冒险的措施（ ） 。A. 接入滤波电路 B. 利用触发器C. 加入选通脉冲 D. 修改逻辑设计48. 下图中输出 的电路是（ ） 。_AA. B. C. D. 49. 十进制数 555 的余 3 码为( )。A. 101101101 B. 010101010101C. 100010001000 D. 01010101100050.n 个变量构成的最小项 mi 和最大项 Mi 之间, 满足关系( )。A. mi=Mi B. mi= iMC. mi+Mi=0 D.

18、miMi=151. 完全确定原始状态表中的五个状态 A、B、C、D、E, 若有等效对 A 和 B, C和 E, 则最简状态表只含( )。A. 2 个状态 B. 3 个状态C. 4 个状态 D. 4 个状态52. 设计一个 8421 码减 1 计数器, 至少需要( )。A. 3 个触发器 B. 4 个触发器C. 6 个触发器 D, 10 个触发器53. 实现两个 4 位二进制数相乘的组合电路，其输入输出端个数应为（ ） 。A. 4 入 4 出 B. 8 入 8 出C. 8 入 4 出 D. 8 入 5 出54. 要使 J-K 触发器的次态与现态相反，J 和 K 的取值应为（ ） 。A. 00 B

19、. 11C. 01 D. 01 或 1055. 下列逻辑电路中，不是组合逻辑电路的有( )A. 译码器 B. 编码器C. 全加器 D. 寄存器56.n 个变量函数的最小项是( ) 。A. n 个变量的积项，它包含全部 n 个变量B. n 个变量的和项，它包含 n 个变量C.每个变量都以原、反变量的形式出现，且仅出现一次D. n 个变量的和项，它不包含全部变量57. 求一个逻辑函数 F 的对偶式，可将 F 中的( )。A. “”换成“+” ， “+”换成“”,常数中的“0” “1”互换B. 原变量换成反变量，反变量换成原变量C. 变量不变D. 常数中的“0”换成“1” ， “1”换成“0”58.

20、 逻辑函数 ( )。EADCBAFA. AB+AC+AD+AE B. A+BCED C. (A+BC)(A+DE) D. A+B+C+D+E59. 逻辑函数 同 之间关系为( )6,542m1BF2A. B. 2F21FC. D.无关 160. 时序逻辑电路一定包含( )A. 触发器 B. 组合逻辑电路C. 移位寄存器 D. 译码器61. 同步时序逻辑电路中必须有( )A. 输入逻辑变量 B. 时钟信号C. 计数器 D. 编码器62. 在自顶向下的设计过程中，描述器件总功能的模块一般称为( )A. 底层设计 B.顶层设计C. 完整设计 D.全面设计63. 已知函数 ，根据反演规则得到的反函数是

21、( )DCBAFA B （A+B） （C+D）)(C D CA64. 最小项 的逻辑相邻项是( )AABCD BC DDB65.Mealy 型时序逻辑电路的输出( )。A.只与当前外部输入有关 B. 只与电路内部状态有关 C.与外部输入和内部状态都有关 D. 与外部输入和内部状态都无关66.JK 触发器在 CP 脉冲作用下，欲实现 ，则输入信号不能为( )n1QA. J=K=0 B. J=Q，K=C. J= ,K=Q D. J=Q,K=0Q67. 逻辑函数 =( )ABCCBA),F( Am(0,1,3,6,7) Bm(0,1,3,6,7)Cm(6,7) DAB+C68. 下列触发器中没有约束

22、条件的是( )A. 基本 RS 触发器 B. 主从 RS 触发器C. 维持阻塞 RS 触发器 D. 边沿 D 触发器69.IspLSI 器件中，缩写字母 GLB 是指( )。A. 全局布线区 B. 通用逻辑块C. 输出布线区 D. I/O 单元70. 表示任意两位无符号十进制数至少需要（ ）二进制数。A6 B7C8 D9 71. 余 3 码 10001000 对应的 2421 码为（ ） 。A01010101 B.10000101C.10111011 D. 1110101172. 下列四个数中与十进制数（72） 10相等的是( )A （01101000） 2 B.（01001000） 2C.（

23、01110010） 2 D.（01001010） 273. 标准或-与式是由（ ）构成的逻辑表达式。 A与项相或 B. 最小项相或C. 最大项相与 D.或项相与74. 对于 TTL 或非门多余输入端的处理，不可以（ ） 。A、接电源 B、通过 0.5k 电阻接地 C、接地 D、与有用输入端并联75. 下列四种类型的逻辑门中，可以用（ ）实现三种基本逻辑运算。A. 与门 B. 或门C. 非门 D. 与非门76. 相邻两组编码只有一位不同的编码是( )A2421BCD 码 B.8421BCD 码C.余 3 码 D.格雷码77. 下列电路中，不属于时序逻辑电路的是( )A计数器 B.全加器C.寄存器

24、 D.RAM78. 一个 6 位地址码、8 位输出的 ROM，其存储矩阵的容量为( )bit.A648 B.48C.256 D.879.PROM 是一种_可编程逻辑器件。( )A与阵列可编程、或阵列固定的B.与阵列固定、或阵列可编程的C.与、或阵列固定的 D.与、或阵列都可编程的80.ROM 不能用于_。A. 函数运算表 B. 存入程序 C. 存入采集的动态数据 D. 字符发生器三、证明题1、 ABCABC2、3、 AB=4、 )(CBACBA5. 6. 7.证明函数 是一自对偶函数)CBA()(F8.用公式法证明 四、分析题与设计题1 知逻辑函数 )12,60()15,387,4(),( d

25、mD将函数移植到卡诺图上求 F 的最简“与-或”表达式求 F 的最简“或-与”表达式。2用 D 触发器设计一个 0110 序列检测器，X 为序列输入， Z 为检测输出，其关系如下。(15 分)X：1011010110110Z：00001000010003分析电路，写出驱动方程并根据输入画出波形 Q1、Q 2(设 Q1、Q 2初态为 0)。4分析 ROM 存贮矩阵连线图，写出输出各函数的标准表达式，指出电路逻辑功能。5分析下图所示电路的逻辑功能。CPABQ1Q26某装置有三个输入端 A、B、C，接收三位二进制数。当收到的二进制数能被十进制数 3或 6 整除时，输出为 1，否则输出为 0，要求：（

26、1）列出该装置的输入输出真值表；（2）写出最小项逻辑表达式；（3）采用与非门和非门，画出逻辑电路图。7.某机床共有 4 个电气开关(断为 0，通为 1)，每一开关控制一个机器动作，生产某零件需8 道工序，每道工序的开关通断列表如下，要求设计开关 K0的组合电路，写出 K0的方程，并用一块 3-8 线译码器(74LS138)及适当门电路实现。开 关工序K3 K2 K1 K00 0 0 1 11 1 0 0 02 0 1 1 03 0 1 0 14 1 0 1 05 1 1 0 06 1 0 1 17 0 1 0 08. .用边沿 D 触发器设计一个按自然态序进行计数的可控模值同步加法计数器，当

27、M=0 时，为二进制，当 M=1 时，为三进制。要求画出状态图，列出方程，画出逻辑连线图(门电路可任选)。9. 逻辑电路的输入 A、B、C 波形和输出 F 波形之间的关系如下图所示。列出真值表；写出函数 F 的逻辑表达式；要求采用最少门电路，画出满足该波形图的逻辑电路图。10图 4 所示为同步时序逻辑电路，写出各触发器状态方程和输出方程；做出状态转移表；画出状态转移图。11设计组合电路，输入为一个 4 位二进制正整数 B=B3B2B1B0，当 B 能被 3 整除时，输出Y=1,否则 Y=0，要求列出真值表，并用 8 选 1 数据选择器(74LS151)实现，画出逻辑连线图(门电路可任选，B 0

28、从数据端输入)。12同步时序逻辑电路状态转移图如右图所示。采用 D 触发器，列出状态转移表；写出激励方程表达式；画出逻辑电路图。13设计一个“1101”序列检测器，其典型输入、输出序列如下：输入 x：010110110111输出 z：000000100100要求 1）画出 Mealy 型状态图2）画出 Moore 型状态图3）请回答构造给定电路各需要几个触发器14用 3-8 译码器和与非门实现全加器的功能0/01/00/00/00/1 1/01/1Q2Q115八、已知某同步时序逻辑电路状态转移图如下图所示，要求：1 采用 D 触发器，列出状态转移真值表。2 写出激励方程表达式和输出函数表达式。

29、3 画出逻辑电路图。16. 用 VHDL 完成 D 触发器程序设计。17. 用 JK 触发器设计一计数器，计数器用一个控制输入 C 来控制计数器的模数。若 C=0，计数器的 M=3；若 C=1，计数器的 M=4。18用一个用八选一数据选择器 74LS151 实现逻辑函数 CBAF1/000 011011X/Z19用卡诺图将下面函数化简成最简与或表达式：，并画出简化表达式的逻辑电路图。)15,428()1,7430(),(mDCBAF20. 评奖委员会由 A、B、C 三人组成，其表决权如下：如果 A 赞成，则其余两人只要有一个赞成可获奖；如果 A 不赞成，则其余两人都赞成才可获奖；试列出：（1） “获奖决议通过”的真值表；（2）写出最小项逻辑表达式；（3）画出用二输入门电路实现的逻辑电路图