1、一、实验名称：基于 FPGA 的 DDS 信号源设计二、技术规范：1.实验目标：设计一个直接数字频率合成(DDS，Direct Digital Synthesis)，DDS 是一种新型的频率合成技术。DDS 技术是一种把一系列数字形式的信号通过 DAC 转换成模拟信号的合成技术。DDS 技术具有频率切换时间短，频率分辨率高，频率稳定度高，输出信号的频率和相位可以快速切换，输出相位可连续，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数字控制。它在相对带宽、频率转换时间、相位连续性、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术。因此在现代电子系统及设备的频率源设
2、计中，尤其在通信领域，直接数字频率合成器的应用越来越广泛。2.实现功能：本实验最后将设计出一个具有频率控制和相位移控制功能的 DDS。3.引脚：本实验有三个输入端口，8 位的频率控制字端口，分别接 8 个开关按键，8 位的相位控制字端口 ，分别接另外的 8 个开关按键，系统时钟输入端口；一个 8 位输出端口，接 D/A 的输入端口。FPGA 板上的时钟频率为 50MHz，本实验将其 10 分频后得到 5MHz 再使用。三总体设计方案；1.DDS 原理：实验采用目前使用最广泛的一种 DDS 方式是利用高速存储器作查找表，然后通过高速 DAC 输出已经用数字形式存储的波形。图 1：DDS 系统的基
3、本原理图图 1 中虚方框部分是 DDS 的核心单元，它可以采用 CPLD/FPGA 来实现。图中的相位累加器由位全加器和位累加寄存器级联而成，可对频率控制字的二进制码进行累加运算，是典型的反馈电路。频率控制字 M 和相位控制字分别控制 DDS 输出正(余) 弦波的频率和相位。每来一个时钟脉冲，相位寄存器以步长 M 递增。相位寄存器的输出与相位控制字相加，其结果作为正(余) 弦查找表的地址。正( 余)弦查找表的数据存放在 ROM 中，内部存有一个周期的正弦波信号的数字幅度信息，每个查找表的地址对应于正弦波中 0360范围内的一个相位点。查找表把输入的址信息映射成正(余 )弦波的数字幅度信号，同时
4、输出到数模转换器DAC 的输入端，DAC 输出的模拟信号经过低通滤波器 (LPF)，可得到一个频谱纯净的正(余)弦波。DDS 具体工作过程如下：每来一个时钟脉冲 clk，N 位全加器将频率控制数据 M 与累加寄存器输出的累加相位数据 N 相加，把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据 M 相加；另一方面将这个值作为取样地址值送入幅度/ 相位转换电路，此电路根据取样地址输出相应的波形数据。最后经 D/A 转换器和低通滤波器将波形数据转换成所需要的模拟波形。DDS 输出信号的频率由
5、下式决定：q=( )clk ( 代表取样点数，NM2/MM 为频率控制字、 代表存储器中存储数据的多少， N 代表累加器的位N2数，clk 代表基准时钟频率) 。调节 M 可以改变取样的点数，从而改变频率。假定基准时钟为 70MHz，累加器为 16 位，则 clk=70MHz ，Y= =65536 （取样点数）(N16)，设 M12 则 X= 4096，存储器162 12中存储数据的多少，所以 q=(4096/65536) 70=4.375MHz。可见，通过设定相位累加器位数 N、频率控制字 M 和基准时钟的值，就可以产生任一频率的输出。DDS 的频率分辨率 定义为：q=clk/ 由于基准时钟
6、一般是固定的，N2因此相位累加器的位数就决定了频率的分辨率。2.功能实现：如果利用 AT29C010 芯片实验接线图如下：图 2：DDS 试验连线图顶层模块图：图 3：DDS 顶层设计电路图3.系统总体框图：开关单元 ROMD/A示波器相位累加器图 4：总体框图4.模块描述及功能实现（这里采用的是自己编的 rom，没有用 falsh 芯片）：顶层模块:顶层模块主要用于分频，定义系统的输入和输出端口。由于实验箱采用系统时钟位 50MHz，本实验才有时钟频率为 5MHz，所以本模块主要负责将时钟进行 10 分频。模块将调用相位累加模块和 rom 模块。模块端口有：系统时钟输入端口（接系统时钟），8
7、 位频率控制字输入端口和 8 位相位控制输入端口（接 16 个开关按键），8 位数据输出端口（接 D/A 的 8 位输入端口），复位输入端（接一个按键），分频后的时钟输出（接 D/A 的时钟输入）。名称 方向 电平 位宽 功能clk input 3.3V 1 系统时钟信号， （50MHZ）F input 3.3V 8 频率控制字reset input 3.3V 1 复位信号P input 3.3V 8 相位控制字sin_out output 3.3V 8 正弦波数据clk_5MHz output 3.3v 1 分频后的时钟相位累加模块：相位累加主要是利用频率控制字和相位控制字来累加出寻址地址，
8、N=N+M；address=N+P；其中 N 位累加寄存器，初期为 0；M 位频率控制字；address 为寻址地址。模块端口有：时钟输入端口（接顶层模块 5MHz时钟），复位输入端口（接顶层模块复位端），8 位频率控制字输入端口和 8位相位控制输入端口（分别接顶层模块的 8 位频率控制字输入端口和 8 位相位控制输入端口），地址输出端口（将地址通过顶层模块传送给 rom 模块，8 位）。名称 方向 电平 位宽 功能clk_5MH Input 3.3V 1 分频后时钟（5MHz）M Input 3.3V 8 频率控制字reset Input 3.3V 1 复位信号data_PM Input 3
9、.3V 8 相位控制字data_out Output 3.3V 13 rom 的地址rom 模块：首先利用 MATLAB 生成一个.HEX 文件，.HEX 文件存储的是一个深度为 8192，宽度为 8 的正弦波形数字信号（数据不能超过 255）。代码为：depth=8192; %存储单元数;widths=8; %数据宽度为 8 位;N=0:1:8192;s=sin(pi*N/125); %计算 0pi/2 的 Sin 值;fidc=fopen(dds.hex,wt); %以“wt“的形式打开,n 为换行% 写入 sinrom.hex %fprintf(fidc,depth=%d;n,depth
10、);fprintf(fidc,width=%d;n,widths);fprintf(fidc,address_radix=uns;n);fprintf(fidc,data_radix = uns;n);fprintf(fidc,Content Beginn);for(x=1:depth)fprintf(fidc,%dn, round(125*sin(pi*(x-1)/4096)+125);endfprintf(fidc,end;);fclose(fidc);然后在 quartus 下利用 MATLAB 生成的数据编写一个单口 rom，并且生成对应的.V 文件，即 rom 模块。本模块的功能是通
11、过传送过来的地址，查找地址所对应的数据，并将数据输出。生成的模块端口：地址输入端口（接相位累加模块传送过来的地址，13 位），时钟输入端口（接分频后的 5MHz 时钟），数据输出端口（8 位）。名称 方向 电平 位宽 功能clk input 3.3V 1 分频后时钟（5MHz）address input 3.3V 13 寻址地址q output 3.3V 8 sin 波形数据实验结果及分析：板子下载：将数字输出接到 DA 转换芯片的 8 个输入脚，用示波器检测 DA 的模拟输出信号。改变频率控制字和相位控制字（由于滤波器原因，改变相位控制字没有实际效果） ，观察波形的改变。频率控制字为 0频率
12、控制字为 128理论值：q=(128/16384)500k=3.90625kHz（500k 为分频后的时钟）频率控制字为 64理论值：q=(64/16384)500k=1.953kHz频率控制字为 32理论值：q=(32/16384)500k=0.977kHz频率控制字为 16理论值：q=(16/16384)500k=0.488kHz频率控制字为 8理论值：q=(8/16384)500k=0.244kHz频率控制字为 4理论值：q=(4/16384)500k=0.122kHz频率控制字为 1理论值：q=(1/16384)500k=0.0305kHz总结：效果还不是很好，有点失真。实际数据与理论有点偏差而且频率大偏差也有所增加，但是频率越高波形效果越好。由于没有滤波器，毛刺问题没有得到很好的解决。五综合布局布线顶层模块“DDS”:地址累加器：ROM：综合布线：注：其实实验最后得到的效果比上面的波形好些，只是当时找不到小容量 U 盘所以没有把波形存下来。
