夏宇闻著作：从算法设计到硬线逻辑的实现(免费!!!!!)第二章new.doc

1、第二章 Verilog HDL 设计方法概述-9第 二 章 Verilog HDL设 计 方 法 概 述前 言随 着 电 子 设 计 技 术 的 飞 速 发 展 ， 专 用 集 成 电 路 (ASIC)和 用 户 现 场 可 编 程 门 阵 列（ FPGA） 的 复 杂 度 越 来 越 高 。 数 字 通 信 、 工 业 自 动 化 控 制 等 领 域 所 用 的 数 字 电 路 及 系 统 其 复 杂程 度 也 越 来 越 高 ， 特 别 是 需 要 设 计 具 有 实 时 处 理 能 力 的 信 号 处 理 专 用 集 成 电 路 ， 并 把 整 个 电 子系 统 综 合 到 一 个 芯

2、片 上 。 设 计 并 验 证 这 样 复 杂 的 电 路 及 系 统 已 不 再 是 简 单 的 个 人 劳 动 ， 而 需 要综 合 许 多 专 家 的 经 验 和 知 识 才 能 够 完 成 。 由 于 电 路 制 造 工 艺 技 术 进 步 非 常 迅 速 ， 电 路 设 计 能 力赶 不 上 技 术 的 进 步 。 在 数 字 逻 辑 设 计 领 域 ， 迫 切 需 要 一 种 共 同 的 工 业 标 准 来 统 一 对 数 字 逻 辑 电路 及 系 统 的 描 述 ， 这 样 就 能 把 系 统 设 计 工 作 分 解 为 逻 辑 设 计 （ 前 端 ） 和 电 路 实 现 （ 后

3、 端 ） 两 个互 相 独 立 而 又 相 关 的 部 分 。 由 于 逻 辑 设 计 的 相 对 独 立 性 就 可 以 把 专 家 们 设 计 的 各 种 常 用 数 字 逻辑 电 路 和 系 统 部 件 （ 如 FFT算 法 、 DCT算 法 部 件 ） 建 成 宏 单 元 （ Megcell)或 软 核 （ Soft-Core） 库供 设 计 者 引 用 ， 以 减 少 重 复 劳 动 ， 提 高 工 作 效 率 。 电 路 的 实 现 则 可 借 助 于 综 合 工 具 和 布 局 布 线工 具 （ 与 具 体 工 艺 技 术 有 关 ） 来 自 动 地 完 成 。VHDL和 Ver

4、ilog HDL这 两 种 工 业 标 准 的 产 生 顺 应 了 历 史 的 潮 流 ， 因 而 得 到 了 迅 速 的 发展 。 作 为 跨 世 纪 的 中 国 大 学 生 应 该 尽 早 掌 握 这 种 新 的 设 计 方 法 ， 使 我 国 在 复 杂 数 字 电 路 及 系 统的 设 计 竞 争 中 逐 步 缩 小 与 美 国 等 先 进 的 工 业 发 达 国 家 的 差 距 。 为 我 国 下 一 个 世 纪 的 深 亚 微 米 百万 门 级 的 复 杂 数 字 逻 辑 电 路 及 系 统 的 设 计 培 养 一 批 技 术 骨 干 。2.1.硬 件 描 述 语 言 HDL(Ha

5、rdware Description Language)硬 件 描 述 语 言 (HDL)是 一 种 用 形 式 化 方 法 来 描 述 数 字 电 路 和 设 计 数 字 逻 辑 系 统 的 语 言 。它 可 以 使 数 字 逻 辑 电 路 设 计 者 利 用 这 种 语 言 来 描 述 自 己 的 设 计 思 想 ， 然 后 利 用 电 子 设 计 自 动 化(在 下 面 简 称 为 EDA)工 具 进 行 仿 真 ， 再 自 动 综 合 到 门 级 电 路 ， 再 用 ASIC或 FPGA实 现 其 功 能 。 目前 ， 这 种 称 之 为 高 层 次 设 计 (High-Level-D

6、esign)的 方 法 已 被 广 泛 采 用 。 据 统 计 ， 在 美 国 硅 谷 目前 约 有 90 以 上 的 ASIC和 FPGA已 采 用 硬 件 描 述 语 言 方 法 进 行 设 计 。硬 件 描 述 语 言 的 发 展 至 今 已 有 二 十 多 年 的 历 史 ， 并 成 功 地 应 用 于 设 计 的 各 个 阶 段 ： 仿真 、 验 证 、 综 合 等 。 到 80年 代 时 ， 已 出 现 了 上 百 种 硬 件 描 述 语 言 ， 它 们 对 设 计 自 动 化 起 到 了 极大 的 促 进 和 推 动 作 用 。 但 是 ， 这 些 语 言 一 般 各 自 面 向

7、 特 定 的 设 计 领 域 与 层 次 ， 而 且 众 多 的 语 言使 用 户 无 所 适 从 ， 因 此 急 需 一 种 面 向 设 计 的 多 领 域 、 多 层 次 、 并 得 到 普 遍 认 同 的 标 准 硬 件 描 述语 言 。 进 入 80年 代 后 期 ， 硬 件 描 述 语 言 向 着 标 准 化 的 方 向 发 展 。 最 终 ， VHDL和 Verilog HDL语 言适 应 了 这 种 趋 势 的 要 求 ， 先 后 成 为 IEEE标 准 。 把 硬 件 描 述 语 言 用 于 自 动 综 合 还 只 有 短 短 的 六 、七 年 历 史 。 最 近 三 四 年

8、来 ， 用 综 合 工 具 把 可 综 合 风 格 的 HDL模 块 自 动 转 换 为 电 路 发 展 非 常 迅 速 ，在 美 国 已 成 为 设 计 数 字 电 路 的 主 流 。 本 书 主 要 介 绍 如 何 来 编 写 可 综 合 风 格 的 Verilog HDL模 块 ，如 何 借 助 于 Verilog语 言 对 所 设 计 的 复 杂 电 路 进 行 全 面 可 靠 的 测 试 。2.2.Verilog HDL的 历 史2.2.1.什 么 是 Verilog HDLVerilog HDL是 硬 件 描 述 语 言 的 一 种 ， 用 于 数 字 电 子 系 统 设 计 。

9、它 允 许 设 计 者 用 它 来 进 行各 种 级 别 的 逻 辑 设 计 ， 可 以 用 它 进 行 数 字 逻 辑 系 统 的 仿 真 验 证 、 时 序 分 析 、 逻 辑 综 合 。 它 是 目前 应 用 最 广 泛 的 一 种 硬 件 描 述 语 言 。 据 有 关 文 献 报 道 ， 目 前 在 美 国 使 用 Verilog HDL进 行 设 计 的工 程 师 大 约 有 60000人 ， 全 美 国 有 200多 所 大 学 教 授 用 Verilog 硬 件 描 述 语 言 的 设 计 方 法 。 在 我国 台 湾 地 区 几 乎 所 有 著 名 大 学 的 电 子 和 计

10、 算 机 工 程 系 都 讲 授 Verilog有 关 的 课 程 。2.2.2.Verilog HDL的 产 生 及 发 展第二章 Verilog HDL 设计方法概述-10Verilog HDL是 在 1983年 ， 由 GDA(GateWay Design Automation)公 司 的 Phil Moorby首创 的 。 Phil Moorby后 来 成 为 Verilog-XL的 主 要 设 计 者 和 Cadence公 司 (Cadence Design System)的 第 一 个 合 伙 人 。 在 1984-1985年 ， Moorby设 计 出 了 第 一 个 关 于 V

11、erilog-XL的 仿 真器 ， 1986年 ， 他 对 Verilog HDL的 发 展 又 作 出 了 另 一 个 巨 大 贡 献 ： 即 提 出 了 用 于 快 速 门 级 仿 真 的XL算 法 。随 着 Verilog-XL算 法 的 成 功 ， Verilog HDL语 言 得 到 迅 速 发 展 。 1989年 ， Cadence公 司 收购 了 GDA公 司 ， Verilog HDL语 言 成 为 Cadence公 司 的 私 有 财 产 。 1990年 ， Cadence公 司 决 定 公 开Verilog HDL语 言 ， 于 是 成 立 了 OVI(Open Veril

12、og International)组 织 来 负 责 Verilog HDL语言 的 发 展 。 基 于 Verilog HDL的 优 越 性 ， IEEE于 1995年 制 定 了 Verilog HDL的 IEEE标 准 ， 即Verilog HDL1364-1995（ 在 本 书 的 附 录 中 有 该 标 准 的 中 文 翻 译 ， 可 供 同 学 参 考 ） 。下 面 两 幅 图 显 示 出 Verilog的 发 展 历 史 和 将 来 。2.3.Verilog HDL和 VHDL的 比 较Verilog HDL和 VHDL都 是 用 于 逻 辑 设 计 的 硬 件 描 述 语 言

13、， 并 且 都 已 成 为 IEEE标 准 。 VHDL是 在 1987年 成 为 IEEE标 准 ， Verilog HDL则 在 1995年 才 正 式 成 为 IEEE标 准 。 之 所 以 VHDL比Verilog HDL早 成 为 IEEE标 准 ， 这 是 因 为 VHDL是 美 国 军 方 组 织 开 发 的 ， 而 Verilog HDL 则 是 从 一个 普 通 的 民 间 公 司 的 私 有 财 产 转 化 而 来 ， 基 于 Verilog HDL的 优 越 性 ， 才 成 为 的 IEEE标 准 ， 因 而有 更 强 的 生 命 力 。VHDL 其 英 文 全 名 为

14、VHSIC Hardware Description Language,而 VHSIC则 是 Very High Speed Integerated Circuit的 缩 写 词 ， 意 为 甚 高 速 集 成 电 路 ,故 VHDL其 准 确 的 中 文 译 名 为 甚 高速 集 成 电 路 的 硬 件 描 述 语 言 。Verilog HDL和 VHDL作 为 描 述 硬 件 电 路 设 计 的 语 言 ， 其 共 同 的 特 点 在 于 ： 能 形 式 化 地 抽象 表 示 电 路 的 结 构 和 行 为 、 支 持 逻 辑 设 计 中 层 次 与 领 域 的 描 述 、 可 借 用 高

15、 级 语 言 的 精 巧 结 构 来简 化 电 路 的 描 述 、 具 有 电 路 仿 真 与 验 证 机 制 以 保 证 设 计 的 正 确 性 、 支 持 电 路 描 述 由 高 层 到 低 层的 综 合 转 换 、 硬 件 描 述 与 实 现 工 艺 无 关 （ 有 关 工 艺 参 数 可 通 过 语 言 提 供 的 属 性 包 括 进 去 ） 、 便于 文 档 管 理 、 易 于 理 解 和 设 计 重 用 。Verilog HDL 公 开 发 表 CADENCE公 司购 买 Verilog版 权 190 1981980s Verilog-XL 诞 生模 拟 和 数 字 都 适 用的

16、Verilog标 准 公 开 发 表 19VerilogHDLIE1364标 准 公 开 发 表 有 关 VerilogHDL 的 全 部 权 利 都 移 交 给 OVI（ Open Verilog International) 195 190图 2- Verilog HDL的 发 展 历 史 和 未 来第二章 Verilog HDL 设计方法概述-11但 是 Verilog HDL和 VHDL又 各 有 其 自 己 的 特 点 。 由 于 Verilog HDL早 在 1983年 就 已 推出 ， 至 今 已 有 十 三 年 的 应 用 历 史 ， 因 而 Verilog HDL拥 有 更

17、广 泛 的 设 计 群 体 ， 成 熟 的 资 源 也 远 比VHDL丰 富 。 与 VHDL相 比 Verilog HDL的 最 大 优 点 是 ： 它 是 一 种 非 常 容 易 掌 握 的 硬 件 描 述 语 言 ， 只要 有 C语 言 的 编 程 基 础 ， 通 过 二 十 学 时 的 学 习 ， 再 加 上 一 段 实 际 操 作 ， 一 般 同 学 可 在 二 至 三 个 月内 掌 握 这 种 设 计 技 术 。 而 掌 握 VHDL设 计 技 术 就 比 较 困 难 。 这 是 因 为 VHDL不 很 直 观 ， 需 要 有 Ada编程 基 础 ， 一 般 认 为 至 少 需 要

18、 半 年 以 上 的 专 业 培 训 ， 才 能 掌 握 VHDL的 基 本 设 计 技 术 。 目 前 版 本 的Verilog HDL和 VHDL在 行 为 级 抽 象 建 模 的 覆 盖 范 围 方 面 也 有 所 不 同 。 一 般 认 为 Verilog HDL在 系统 级 抽 象 方 面 比 VHDL略 差 一 些 ， 而 在 门 级 开 关 电 路 描 述 方 面 比 VHDL强 得 多 。 下 面 图 1-3是Verilog HDL和 VHDL建 模 能 力 的 比 较 图 示 供 读 者 参 考 :第二章 Verilog HDL 设计方法概述-12但 这 两 种 语 言 也

19、是 在 不 断 的 完 善 过 程 中 ， 因 此 Verilog HDL作 为 学 习 HDL设 计 方 法 的 入门 和 基 础 是 比 较 合 适 的 。 学 习 掌 握 Verilog HDL建 模 、 仿 真 和 综 合 技 术 不 仅 可 以 使 同 学 们 对 数 字电 路 设 计 技 术 有 更 进 一 步 的 了 解 ， 而 且 可 以 为 以 后 学 习 高 级 的 系 统 综 合 打 下 坚 实 的 基 础 。2.4. Verilog HDL目 前 的 应 用 情 况 和 适 用 的 设 计几 年 以 来 ， EDA界 一 直 对 在 数 字 逻 辑 设 计 中 究 竟

20、采 用 哪 一 种 硬 件 描 述 语 言 争 论 不 休 ， 目前 的 情 况 是 两 者 不 相 上 下 。 在 美 国 ， 在 高 层 逻 辑 电 路 设 计 领 域 Verilog HDL和 VHDL的 应 用 比 率 是60 和 40 ， 在 台 湾 省 各 为 50 ， 在 中 国 大 陆 目 前 由 于 Verilog HDL和 VHDL的 使 用 才 刚 刚 开 始 ，具 体 应 用 比 率 还 没 有 统 计 。 Verilog HDL是 专 门 为 复 杂 数 字 逻 辑 电 路 和 系 统 的 设 计 仿 真 而 开 发的 ， 本 身 就 非 常 适 合 复 杂 数 字

21、逻 辑 电 路 和 系 统 的 仿 真 和 综 合 。 由 于 Verilog HDL在 其 门 级 描 述 的底 层 ， 也 就 是 在 晶 体 管 开 关 的 描 述 方 面 比 VHDL有 强 得 多 得 功 能 ， 所 以 即 使 是 VHDL的 设 计 环 境 ，在 底 层 实 质 上 也 是 由 Verilog HDL描 述 的 器 件 库 所 支 持 的 。 另 外 目 前 Verilog HDL-A标 准 还 支 持模 拟 电 路 的 描 述 ， 1998年 即 将 通 过 的 Verilog HDL新 标 准 ， 将 把 Verilog HDL-A并 入 Verilog HD

22、L新 标 准 ， 使 其 不 仅 支 持 数 字 逻 辑 电 路 的 描 述 还 支 持 模 拟 电 路 的 描 述 ， 因 此 在 混 合 信 号 的 电 路系 统 的 设 计 中 ， 它 必 将 会 有 更 广 泛 的 应 用 。 在 亚 微 米 和 深 亚 微 米 ASIC和 高 密 度 FPGA已 成 为 电 子设 计 主 流 的 今 天 ， Verilog HDL的 发 展 前 景 是 非 常 远 大 的 。 作 者 本 人 的 意 见 是 ： 若 要 推 广 采 用 硬件 描 述 语 言 的 设 计 方 法 ， 则 应 首 先 从 推 广 Verilog HDL开 始 ,然 后 再

23、 推 广 VHDL。Verilog HDL较 为 适 合 系 统 级 (System)、 算 法 级 (Alogrithem)、 寄 存 器 传 输 级 (RTL)、逻 辑 级 (Logic)、 门 级 (Gate)、 电 路 开 关 级 (Switch)设 计 ， 而 对 于 特 大 型 （ 几 百 万 门 级 以 上 ） 的系 统 级 (System)设 计 ,则 VHDL更 为 适 合 ， 由 于 这 两 种 HDL语 言 还 在 不 断 地 发 展 过 程 中 ， 它 们 都 会逐 步 地 完 善 自 己 。2.5.采 用 Verilog HDL设 计 复 杂 数 字 电 路 的 优

24、点2.5.1传 统 设 计 方 法 -电 路 原 理 图 输 入 法几 十 年 前 ， 当 时 所 做 的 复 杂 数 字 逻 辑 电 路 及 系 统 的 设 计 规 模 比 较 小 也 比 较 简 单 ， 其 中 所用 到 的 FPGA或 ASIC设 计 工 作 往 往 只 能 采 用 厂 家 提 供 的 专 用 电 路 图 输 入 工 具 来 进 行 。 为 了 满 足 设计 性 能 指 标 ， 工 程 师 往 往 需 要 花 好 几 天 或 更 长 的 时 间 进 行 艰 苦 的 手 工 布 线 。 工 程 师 还 得 非 常 熟悉 所 选 器 件 的 内 部 结 构 和 外 部 引 线

25、 特 点 ， 才 能 达 到 设 计 要 求 。 这 种 低 水 平 的 设 计 方 法 大 大 延 长了 设 计 周 期 。VHDLVerilogVITAL系 统 级 算 法 级 寄 存 器 传 输 级逻 辑 门 级 开 关 电 路 级行 为 级的 抽 象 图 2 3 VerilogHDL 与 VHDL 建 模 能 力 的 比 较第二章 Verilog HDL 设计方法概述-13近 年 来 ， FPGA和 ASIC的 设 计 在 规 模 和 复 杂 度 方 面 不 断 取 得 进 展 ， 而 对 逻 辑 电 路 及 系 统的 设 计 的 时 间 要 求 却 越 来 越 短 。 这 些 因 素

26、 促 使 设 计 人 员 采 用 高 水 准 的 设 计 工 具 ， 如 ： 硬 件 描 述语 言 (Verilog HDL或 VHDL)来 进 行 设 计 。2.5.2. Verilog HDL设 计 法 与 传 统 的 电 路 原 理 图 输 入 法 的 比 较如 2.5.1.所 述 采 用 电 路 原 理 图 输 入 法 进 行 设 计 ， 具 有 设 计 的 周 期 长 ， 需 要 专 门 的 设 计工 具 ， 需 手 工 布 线 等 缺 陷 。 而 采 用 Verilog HDL输 入 法 时 ， 由 于 Verilog HDL的 标 准 化 ， 可 以 很容 易 地 把 完 成 的

27、 设 计 移 植 到 不 同 的 厂 家 的 不 同 的 芯 片 中 去 ， 并 在 不 同 规 模 应 用 时 可 以 较 容 易 地作 修 改 。 这 不 仅 是 因 为 用 Verilog HDL所 完 成 的 设 计 ， 它 的 信 号 位 数 是 很 容 易 改 变 的 ， 可 以 很 容易 地 对 它 进 行 修 改 ， 来 适 应 不 同 规 模 的 应 用 ， 在 仿 真 验 证 时 ， 仿 真 测 试 矢 量 还 可 以 用 同 一 种 描述 语 言 来 完 成 ， 而 且 还 因 为 采 用 Verilog HDL综 合 器 生 成 的 数 字 逻 辑 是 一 种 标 准

28、的 电 子 设 计 互 换格 式 （ EDIF） 文 件 ， 独 立 于 所 采 用 的 实 现 工 艺 。 有 关 工 艺 参 数 的 描 述 可 以 通 过 Verilog HDL提供 的 属 性 包 括 进 去 ， 然 后 利 用 不 同 厂 家 的 布 局 布 线 工 具 ， 在 不 同 工 艺 的 芯 片 上 实 现 。采 用 Verilog HDL输 入 法 最 大 的 优 点 是 其 与 工 艺 无 关 性 。 这 使 得 工 程 师 在 功 能 设 计 、 逻辑 验 证 阶 段 ， 可 以 不 必 过 多 考 虑 门 级 及 工 艺 实 现 的 具 体 细 节 ， 只 需 要

29、利 用 系 统 设 计 时 对 芯 片 的要 求 ， 施 加 不 同 的 约 束 条 件 ， 即 可 设 计 出 实 际 电 路 。 实 际 上 这 是 利 用 了 计 算 机 的 巨 大 能 力 在 EDA工 具 的 帮 助 下 ， 把 逻 辑 验 证 与 具 体 工 艺 库 匹 配 、 布 线 及 时 延 计 算 分 成 不 同 的 阶 段 来 实 现 从 而 减轻 了 人 们 的 繁 琐 劳 动 。2.5.3. Verilog HDL的 标 准 化 与 软 核 的 重 用Verilog HDL是 在 1983年 由 GATEWAY公 司 首 先 开 发 成 功 的 ， 经 过 诸 多 改

30、 进 ， 于 1995年 11月 正 式 被 批 准 为 IEEE标 准 1364。Verilog HDL的 标 准 化 大 大 加 快 了 Verilog HDL的 推 广 和 发 展 。 由 于 Verilog HDL设 计 方法 的 与 工 艺 无 关 性 ， 因 而 大 大 提 高 了 Verilog HDL模 型 的 可 重 用 性 。 我 们 把 功 能 经 过 验 证 的 、 可综 合 的 、 实 现 后 电 路 结 构 总 门 数 在 5000门 以 上 的 Verilog HDL模 型 称 之 为 “软 核 ”(Soft Core)。 而 把 由 软 核 构 成 的 器 件

31、称 为 虚 拟 器 件 ,在 新 电 路 的 研 制 过 程 中 ， 软 核 和 虚 拟 器 件 可 以 很容 易 地 借 助 EDA综 合 工 具 与 其 它 外 部 逻 辑 结 合 为 一 体 。 这 样 ， 软 核 和 虚 拟 器 件 的 重 用 性 就 可 大 大缩 短 设 计 周 期 ， 加 快 了 复 杂 电 路 的 设 计 。 目 前 国 际 上 有 一 个 叫 作 虚 拟 接 口 联 盟 的 组 织 （ Virtual Socket Interface Alliance） 来 协 调 这 方 面 的 工 作 。2.5.4.软 核 、 固 核 和 硬 核 的 概 念 以 及 它

32、们 的 重 用上 一 节 中 我 们 已 介 绍 了 软 核 的 概 念 ， 下 面 再 介 绍 一 下 固 核 （ Firm Core） 和 硬 核 (Hard Core)的 概 念 。我 们 把 在 某 一 种 现 场 可 编 程 门 阵 列 （ FPGA） 器 件 上 实 现 的 ， 经 验 证 是 正 确 的 总 门 数 在5000门 以 上 电 路 结 构 编 码 文 件 ， 称 之 为 “固 核 ”。我 们 把 在 某 一 种 专 用 半 导 体 集 成 电 路 工 艺 的 （ ASIC） 器 件 上 实 现 的 经 验 证 是 正 确 的 总门 数 在 5000门 以 上 的 电

33、 路 结 构 掩 膜 ， 称 之 为 “硬 核 ”。显 而 易 见 ， 在 具 体 实 现 手 段 和 工 艺 技 术 尚 未 确 定 的 逻 辑 设 计 阶 段 ， 软 核 具 有 最 大 的 灵 活性 ， 它 可 以 很 容 易 地 借 助 EDA综 合 工 具 与 其 它 外 部 逻 辑 结 合 为 一 体 。 当 然 ， 由 于 实 现 技 术 的 不 确定 性 ， 有 可 能 要 作 一 些 改 动 以 适 应 相 应 的 工 艺 。 相 比 之 下 固 核 和 硬 核 与 其 它 外 部 逻 辑 结 合 为 一体 的 灵 活 性 要 差 得 多 ， 特 别 是 电 路 实 现 工

34、艺 技 术 改 变 时 更 是 如 此 。 而 近 年 来 电 路 实 现 工 艺 技 术的 发 展 是 相 当 迅 速 的 ， 为 了 逻 辑 电 路 设 计 成 果 的 积 累 ， 和 更 快 更 好 地 设 计 更 大 规 模 的 电 路 ， 发展 软 核 的 设 计 和 推 广 软 核 的 重 用 技 术 是 非 常 有 必 要 的 。 我 们 新 一 代 的 数 字 逻 辑 电 路 设 计 师 必 须掌 握 这 方 面 的 知 识 和 技 术 。2.6.采 用 硬 件 描 述 语 言 (Verilog HDL)的 设 计 流 程 简 介2.6.1.自 顶 向 下 (Top-Down)

35、设 计 的 基 本 概 念现 代 集 成 电 路 制 造 工 艺 技 术 的 改 进 ， 使 得 在 一 个 芯 片 上 集 成 数 十 乃 至 数 百 万 个 器 件 成 为可 能 ， 但 我 们 很 难 设 想 仅 由 一 个 设 计 师 独 立 设 计 如 此 大 规 模 的 电 路 而 不 出 现 错 误 。 利 用 层 次化 、 结 构 化 的 设 计 方 法 ， 一 个 完 整 的 硬 件 设 计 任 务 首 先 由 总 设 计 师 划 分 为 若 干 个 可 操 作 的 模第二章 Verilog HDL 设计方法概述-14块 ， 编 制 出 相 应 的 模 型 （ 行 为 的 或

36、 结 构 的 ） ， 通 过 仿 真 加 以 验 证 后 ， 再 把 这 些 模 块 分 配 给 下 一层 的 设 计 师 ， 这 就 允 许 多 个 设 计 者 同 时 设 计 一 个 硬 件 系 统 中 的 不 同 模 块 ， 其 中 每 个 设 计 者 负 责自 己 所 承 担 的 部 分 ； 而 由 上 一 层 设 计 师 对 其 下 层 设 计 者 完 成 的 设 计 用 行 为 级 上 层 模 块 对 其 所 做的 设 计 进 行 验 证 。 图 1-6-1为 自 顶 向 下 （ TOP-DOWN） 的 示 意 图 ， 以 设 计 树 的 形 式 绘 出 。自 顶 向 下 的 设

37、计 （ 即 TOP_DOWN设 计 ） 是 从 系 统 级 开 始 ， 把 系 统 划 分 为 基 本 单 元 ， 然 后 再 把每 个 基 本 单 元 划 分 为 下 一 层 次 的 基 本 单 元 ， 一 直 这 样 做 下 去 ， 直 到 可 以 直 接 用 EDA元 件 库 中 的 元件 来 实 现 为 止 。对 于 设 计 开 发 整 机 电 子 产 品 的 单 位 和 个 人 来 说 ， 新 产 品 的 开 发 总 是 从 系 统 设 计 入 手 ， 先 进行 方 案 的 总 体 论 证 、 功 能 描 述 、 任 务 和 指 标 的 分 配 。 随 着 系 统 变 得 复 杂 和

38、 庞 大 ， 特 别 需 要 在 样机 问 世 之 前 ， 对 产 品 的 全 貌 有 一 定 的 预 见 性 。 目 前 ， EDA技 术 的 发 展 使 得 设 计 师 有 可 能 实 现 真 正的 自 顶 向 下 的 设 计 。2.6.2.层 次 管 理 的 基 本 概 念复 杂 数 字 逻 辑 电 路 和 系 统 的 层 次 化 、 结 构 化 设 计 隐 含 着 硬 件 设 计 方 案 的 逐 次 分 解 。 在 设 计过 程 中 的 任 意 层 次 ， 硬 件 至 少 有 一 种 描 述 形 式 。 硬 件 的 描 述 特 别 是 行 为 描 述 通 常 称 为 行 为 建模 。

39、在 集 成 电 路 设 计 的 每 一 层 次 ， 硬 件 可 以 分 为 一 些 模 块 ， 该 层 次 的 硬 件 结 构 由 这 些 模 块 的 互连 描 述 ， 该 层 次 的 硬 件 的 行 为 由 这 些 模 块 的 行 为 描 述 。 这 些 模 块 称 为 该 层 次 的 基 本 单 元 。 而 该层 次 的 基 本 单 元 又 由 下 一 层 次 的 基 本 单 元 互 连 而 成 。 如 此 下 去 ， 完 整 的 硬 件 设 计 就 可 以 由 图 2-6-1所 示 的 设 计 树 描 述 。 在 这 个 设 计 树 上 ， 节 点 对 应 着 该 层 次 上 基 本 单

40、 元 的 行 为 描 述 ， 树 枝 对 应着 基 本 单 元 的 结 构 分 解 。 在 不 同 的 层 次 都 可 以 进 行 仿 真 以 对 设 计 思 想 进 行 验 证 。 EDA工 具 提 供 了有 效 的 手 段 来 管 理 错 综 复 杂 的 层 次 ， 即 可 以 很 方 便 地 查 看 某 一 层 次 某 模 块 的 源 代 码 或 电 路 图 以改 正 仿 真 时 发 现 的 错 误 。2.6.3.具 体 模 块 的 设 计 编 译 和 仿 真 的 过 程在 不 同 的 层 次 做 具 体 模 块 的 设 计 所 用 的 方 法 也 有 所 不 同 ， 在 高 层 次 上

41、 往 往 编 写 一 些 行 为级 的 模 块 通 过 仿 真 加 以 验 证 ， 其 主 要 目 的 是 系 统 性 能 的 总 体 考 虑 和 各 模 块 的 指 标 分 配 ， 并 非 具体 电 路 的 实 现 。 因 而 综 合 及 其 以 后 的 步 骤 往 往 不 需 进 行 。 而 当 设 计 的 层 次 比 较 接 近 底 层 时 行 为系 统 级 设 计 模 块 模 块 模 块 模 块 模 块 模 块 模 块 C 模 块 模 块 模 块 图 2-61. TOP_DOWN设 计 思 想第二章 Verilog HDL 设计方法概述-15描 述 往 往 需 要 用 电 路 逻 辑

42、来 实 现 ， 这 时 的 模 块 不 仅 需 要 通 过 仿 真 加 以 验 证 ， 还 需 进 行 综 合 、 优化 、 布 线 和 后 仿 真 。 总 之 具 体 电 路 是 从 底 向 上 逐 步 实 现 的 。 EDA工 具 往 往 不 仅 支 持 HDL描 述 也 支持 电 路 图 输 入 ,有 效 地 利 用 这 两 种 方 法 是 提 高 设 计 效 率 的 办 法 之 一 。 下 面 的 流 程 图 简 要 地 说 明 了模 块 的 编 译 和 测 试 过 程 ：HDL设 计 文 件HDL功 能 仿 真HDL 综 合优 化 、 布 局 布 线布 线 后 门 级 仿 真图 2-

43、63 HDL 设 计 流 程 图电 路 功 能仿 真电 路 图设 计 文 件电 路 制 造 工 艺 文 件或 FPGA码 流 文 件有 问 题 没 问 题 有 问 题 没 问 题有 问 题 没 问 题与 实 现 逻 辑 的 物理 器 件 有 关 的 工 艺技 术 文 件确 定 实 现 电 路的 具 体 库 名第二章 Verilog HDL 设计方法概述-16从 上 图 可 以 看 出 ， 模 块 设 计 流 程 主 要 由 两 大 主 要 功 能 部 分 组 成 ：1) 设 计 开 发 ： 即 从 编 写 设 计 文 件 综 合 到 布 局 布 线 投 片 生 成 这 样 一 系 列 步 骤

44、。2) 设 计 验 证 ： 也 就 是 进 行 各 种 仿 真 的 一 系 列 步 骤 ， 如 果 在 仿 真 过 程 中 发 现 问 题 就 返回 设 计 输 入 进 行 修 改 。2.6.4.对 应 具 体 工 艺 器 件 的 优 化 、 映 象 、 和 布 局 布 线由 于 各 种 ASIC和 FPFA器 件 的 工 艺 各 不 相 同 ， 因 而 当 用 不 同 厂 家 的 不 同 器 件 来 实 现 已 验 证的 逻 辑 网 表 （ EDIF文 件 ） 时 ， 就 需 要 不 同 的 基 本 单 元 库 与 布 线 延 迟 模 型 与 之 对 应 才 能 进 行 准 确的 优 化 、

45、 映 象 、 和 布 局 布 线 。 基 本 单 元 库 与 布 线 延 迟 模 型 由 熟 悉 本 厂 工 艺 的 工 程 师 提 供 ， 再 由EDA厂 商 的 工 程 师 编 入 相 应 的 处 理 程 序 ， 而 逻 辑 电 路 设 计 师 只 需 用 一 文 件 说 明 所 用 的 工 艺 器 件 和约 束 条 件 ， EDA工 具 就 会 自 动 地 根 据 这 一 文 件 选 择 相 应 的 库 和 模 型 进 行 准 确 的 处 理 从 而 大 大 提 高设 计 效 率 。2.7.小 结采 用 Verilog HDL设 计 方 法 比 采 用 电 路 图 输 入 的 方 法 更

46、 有 优 越 性 ， 这 就 是 为 什 么 美 国 等先 进 工 业 国 家 在 进 入 九 十 年 代 以 后 纷 纷 采 用 HDL设 计 方 法 的 原 因 。 在 两 种 符 合 IEEE标 准 的 硬 件 描述 语 言 中 ， Verilog HDL与 VHDL相 比 更 加 基 础 、 更 易 学 习 ， 掌 握 HDL设 计 方 法 应 从 学 习 Verilog HDL设 计 方 法 开 始 。 Verilog HDL可 用 于 复 杂 数 字 逻 辑 电 路 和 系 统 的 总 体 仿 真 、 子 系 统 仿 真 和 具体 电 路 综 合 等 各 个 设 计 阶 段 。由 于 TOP_