1、西安邮电大学可编程逻辑实验报告实验名称 用原理图输入法设计门电路一：实验目的1. 掌握 PLD 芯片的基本使用方法，熟悉 EDA 软件 MAX+PLUS操作。2. 学会利用软件方针和硬件实现对数字电路的逻辑功能进行验证和分析。3. 能够利用 CPLD 器件开发具有基本与非逻辑功能的数字电路。二：实验所用仪表及主要器材PC， EDA 软件 MAX+PLUS。三：实验原理简述（原程序、真值表、原理图）及实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）实验一：用原理图输入法实现 F= 和 F=AB+CD 逻辑电路，要求原理图输AB入、 编译并仿真。(1)F= AB真值表仿真结果图系
2、 别 电院学 号 05114121成 绩班 级 光电 1104 班姓 名教师签字A B F0 0 10 1 11 0 11 1 0(2)F=AB+CD真值表A B C D F0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 11 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1仿真结果图西安邮电大学可编程逻辑实验报告实验名称 用文本输入法设计门电路一：实验目的1.进一步熟悉 MAX+plus II 软件，学习用文
3、本输入法设计电路。2.进一步熟悉 CPLD 数字电路设计流程。3.学习初步的 VHDL 程序设计方法。二：实验所用仪表及主要器材PC，可编程逻辑电路板，下载线，USB 电源线，双踪示波器，数字万用表，导线若干三：实验原理简述（原程序、真值表、原理图）及实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）实验二：用 VHDL 实现或非门、同或门。(1)或非门 F= BA真值表原程序library ieee;use ieee.std_logic_1164.all;entity nor2 isport(a,b:in std_logic;y:out std_logic );系 别 电院学
4、 号 05114121成 绩班 级 光电 1104 班姓 名 雷晓丹教师签字A B F0 0 10 1 01 0 01 1 0end;architecture rel_1 of nor2 isbeginyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyyy=“1000“;end case;end if;end process;end;仿真结果图实验八：设计一个同步带清零、带有进位输出端的二十四进制（8421BCD）计数器，且能够自启动及具有进位端输出。原程序library ieee;use ieee.std_lo
5、gic_1164.all;use ieee.std_logic_unsigned.all;entity ershisi isport(rd,ep,et,cp:in std_logic;q:out std_logic_vector(4 downto 0);co:out std_logic);end;architecture rtl of ershisi issignal y:std_logic_vector(4 downto 0);beginprocess(cp,rd,ep,et) begin if(cpevent and cp=1)thenif rd=0theny=“00000“;co=0;e
6、lsif(ep=0)theny=y;elsif(et=0)theny=y;co=0; elsif(ep=1 and et=1)thenif(y=“10111“)theny=“00000“;co=1;else y=y+1;co=0; end if;end if;end if;end process;q=y; end;仿真结果图五：实验心得（实验中问题的解决方法等）由于一开始对该 MAX+PLUS比较陌生，因此在实验中经常出现忘记建立工程文件、忘记改文件格式等问题，经过问同学和老师得以解决。还有实验时由于要编程，一开始总是出现好多错误，只能一步一步检查程序直至没有错误，再得以仿真，前面几个实验确实用了好长时间，后面就好多了，那些低级错误都很少出现，最终顺利完成所有实验内容。经过这次的实验，我不仅增加了好多关于这方面的知识，还学会了更好地合作，懂得了合作的力量是无穷的。总之这次实验可以说是很成功的。
