1、1,第7章 数据通路控制器 的设计和综合,数字系统可分为：以控制为主的系统：对外部事件作出反 应。以数据为主的系统：完成高速吞吐数据 的计算和传输等要求。,7.1 时序状态机的划分,2,时序状态机可划分为数据通道单元和控制单元：,3,数据通道单元主要包括：（1）计算部分（ALU、存储寄存器等）。 （2）数据在内部的传输，及数据在计算单元和内部寄存器之间移动的逻辑。 （3）数据进出外部环境的数据通路。数据通道单元的特点是对不同数据集执 行重复操作。,4,控制单元主要包括：（1）大量随机（不规则）逻辑。 （2）规则结构：多路复用器、比较器、译码器、,5,以应用驱动的时序状态机设计步骤：,6,7.2
2、 设计举例：二进制计数器,方法一：隐式状态机设计,module binary_counter_imp (output reg 3:0 count,input enable, clk, rst);always (posedge clk or posedge rst)if(rst=1) count=0; elseif(enable=1) count=count+1;endmodule,7,方法二：基于状态转移图的设计,8,方法三：基于已划分的状态机设计。即把状态机划分 成独立的数据通道单元和控制单元两部分(结构模型)。,9,数据通道单元包括： （1）保持count的4位寄存器； （2）把count
3、或count+1输到寄存器输入端的多路复用器； （3）增加count的4位加法器控制单元：直接把enalbe传送到数据通道单元,10,比较： （1）隐式状态机具有最简单的描述，删去了结构上的具体细节，由综合工具实现。 （2）基于状态转移图的方法要求有一个详细的状态转移图，状态图的大小随数据通道宽度的增加而增加。 （3）基于已划分的状态机有最具体的结构：一个简单的控制器，一个结构化的数据通道单元。,11,方法四：基于计数器的动作,12,方法五：已划分的状态机设计，但数据通道单元设计成寄存器传输级（RTL）行为模型，而不是结构模型,13,例7.1 采用RTL级描述的已划分状态机设计,14,15,1
4、6,仿真结果：,17,18,仿真结果：,19,7.3 RISC存储程序机的设计与综合,20,21,RISC_SPM的构成：处理器、控制器、存储器（1）对算术逻辑单元（ALU）中的数据进行操作 （2）改变存储寄存器中的内容 （3）改变程序计数器（PC）、指令寄存器（IR）、地址寄存器（ADD_R）中的内容 （4）改变存储器中的内容 （5）检索存储器中的数据和指令 （6）控制数据在系统总线中的移动,22,7.3.1 RISC_SPM: 处理器,包括：通用寄存器、程序计数器、指令 寄存器、算术逻辑单元、操作码寄存 器、专用寄存器、地址寄存器、多路 选择器及总线结构等。,23,7.3.2 RISC_S
5、PM: ALU,ALU有两个操作数数据通路，data_1和data_2，指 令集如下：指令 动作ADD 两个数据相加 data_1 + data_2SUB 两个数据相减 data_2 - data_1AND 两个数据按位相与 data_1 & data_2NOT 数据data_1按位求反,24,7.3.3 RISC_SPM: 控制器,25,控制器的作用：（1）决定何时装载寄存器（2）通过多路选择器选择数据通路（3）决定何时将数据写入存储器中（4）控制结构中的三态总线,26,7.3.4 RISC_SPM: 指令集,27,28,29,7.3.5 RISC_SPM: 控制器设计,控制器状态机有三个操
6、作阶段：取指令：从存储器中得到指令译码：编译指令、控制数据通道和装载寄存器执行：产生指令的结果 处理时钟周期：取指令需要两个时钟周期，一个时钟周期用来装载地址寄存器，另一个时钟周期用来从存储器中得到给定地址的数据字。译码需一个时钟周期。执行可能需要0个、1个或2个以上的时钟周期，取决于所执行的指令。,30,32,33,34,35,36,37,38,39,40,41,42,43,44,45,46,47,48,49,50,51,52,53,此地址单元的数据,54,55,Opcode operation5 READ2 SUB8 BRZ1 ADD7 BR15 HALT,57,statecode sta
7、te0 idle1 fet12 fet23 dec4 ex15 rd16 rd27 wr18 wr29 br110 br211 halt,58,statecode state0 idle1 fet12 fet23 dec4 ex15 rd16 rd27 wr18 wr29 br110 br211 halt,59,Control_Unit,Processing_Unit,Memory_Unit,64,7.4 设计举例：UART,调制解调器（UART：Universal Asynchronous Receiver Transmitter 通用异步收发）,主机以并行字格式存储信息，以串行单比特格式传
8、送和接收数据。,65,基本UART帧格式,66,7.4.1 UART的操作,发射机控制传输，以并行格式取出数据 字并指定UART将该数据以串行格式发射。接收机检测传输情况，完成：以串行的方式接收数据、去掉起始位和终止位、以并行的方式存储数据字。,67,68,7.4.2 UART发射机,发射机包括：控制器、数据寄存器、数据移位寄存器、位计数状态寄存器。发射机控制器、数据通路的接口信号：,70,发射机控制器ASMD图,71,72,发射机的Verilog描述：,73,74,75,76,77,78,79,80,81,82,7.4.3 UART接收机,接收机的作用：接收数据的串行比特流，去掉起始位、 停止位，并以并行格式把数据传送到存储寄 存器。接收机包括：控制器、数据移位寄存器、数据寄存器、 位计数器、采样计数器。,83,接收机数据同步问题：以高速的sample_clock时钟对输入数据采样，并保证采样在比特时间的中间进行。,84,接收机控制器和数据通路的接口信号：,86,87,接收机的Verilog描述：,88,89,90,91,92,93,94,95,96,
