1、EDA 5-3 VHDL 123 VHDL 4 VHDL1.(shift register)shift IO-D0 LD1 Q0D2 Q1D3 Q2-D1 Q2D2 Q3D3 RD0 Q1QQ DQQ DQQ DQQ DCP 3 2 1 0 QDQQ3 DQDQDCP Q1 Q2 Q0 S S 0 S 1 Q DQ D Q D Q D2.shift VHDL CLK LOAD 1 CLK LOAD 0 5-17 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFT ISPORT(CLK LOAD:IN STD_LOGIC;DIN:IN STD
2、_LOGIC_VECTOR(7 DOWNTO 0);DOUT:OUT STD_LOGIC _VECTOR(7 DOWNTO 0);END SHFT;ARCHITECTURE behav OF SHFT ISSIGNAL REG8 STD_LOGIC_VECTOR(7 DOWNTO 0)BEGINPROCESS(CLK,LOAD)BEGINIF CLKEVENT AND CLK=1 THENIF LOAD=1 THEN REG8=DIN;-ELSEREG8(6 DOWNTO 0)=REG8(7 DOWNTO 1);END IF;END IF;END PROCESS;DOUT=REG8;-END behav;并行数据预置使能信号8 位并行预置数据端口移位并行输出端口1 10 5-17 1 LOAD 2 LORD REG8 0 QB 3 LOAD CLK REG8 REG8 0 QB 3.shift VHDL/direct/shift shift shiftVHDL CP 5.
