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东北石油大学 课程设计 课 程 硬件课程设计 题 目 数字时钟设计 院 系 计算机与信息技术学院 专业班级 计算机科学与技术 班 学生姓名 XXXX 学生学号 指导教师 XXXX 2012年7月8日 东北石油大学课程设计任务书 课程 硬件课程设计 题目 数字钟设计 专业 计算机科学与技术 姓名 》》〉〉学号1121212 主要内容、基本要求等 一、主要内容： 利用EL教学实验箱、微机和Quartus II软件系统，使用VHD印言输入方法 设计数字钟。可以利用层次设计方法和 VHDL®言，完成硬件设计设计和仿真。 最后在EL教学实验箱中实现。 二、基本要求： 1 .具有时，分，秒，计数显示功能，以 24小时循环计时。 2 .具有清零功能。 三、扩展要求 1 .调节小时、分钟功能。 2 .整点报时功能，整点报时的同时 LEW花样显示。 四、参考文献 [1]徐志军.大规模可编程逻辑器件及其应用[M].成都：电子科技大学出版社. 2000 [2]李国丽，朱维.电子技术实验指导书[M].合肥：中国科技大学出版社，2000 [3]杨恒.FPGA/CPLDft新实用技术指南[M].北京：清华大学出版社，2005 [4]张昌凡，龙永红，彭涛.可编程逻辑器件及 VHDL设计技术[M].广州：华 南工学院出版社，2001 完成期限 第19-20周 指导教师 ? ? ? 专业负责人 袁满 2012年6月25日 东北石油大学本科生硬件课程设计 目录 第1章概述 1 1.1 EDAW念： 1 1.2 EDAK术的应用及发展 2 第2章QUARTUS II软件 4 2.1 QjartuS I 概述 4 2.2 QUARTUSI 7.2 软件界面 5 第3章数字时钟的设计 6 3.1 数字时钟的设计原理 6. 3.2 数字时钟模块化设计 6. 3.3 数字时钟的仿真 12. 3.4 数字时钟的合成图 12 结论. 3.5 程序的下载 1.3 错误！未定义书签。 参考文献 16 I 东北石油大学本科生硬件课程设计 第1章概述 1.1 EDA勺概念: EDA!电子设计自动化(Electronic Design Automation) 的缩写。EDA支术 是在电子CA酸术基础上发展起来的通用软件系统，是指以计算机为工作平台， 融合了应用电子技术、计算机技术、 信息处理及智能化技术的最新成果， 进行电 子产品的自动设计。在EDAT具软件平台上，对以硬件描述语言HDL为系统逻辑 描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑分割、逻辑综 合、结构综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。 即利用硬件描述语言和EDAJC件来完成对系统硬件功能的实现。利用EDA工具， 电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以 通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出 IC版 图或PCB版图的整个过程的计算机上自动处理完成。 硬件描述语言：硬件描述语言(HDL)是一种用于进行电子系统硬件设计 的计算机高级语言，它采用软件的设计方法来描述电子系统的逻辑功能、电路结 构和连接形式。 常用硬件描述语言有HDL Verilog和VHDLS言。 EDA设计可分为系统级、电路级和物理实现级。物理级设计主要指 IC版图 设计，一般由半导体厂家完成；系统级设计主要面对大型复杂的电子产品； 而一 般民用及教学所涉及基本是电路级设计［1］。我们常用的EDAa件多属于电路级设 计。 电路级设计工作，是在电子工程师接受系统设计任务后，首先确定设计方案， 并选择合适的元器件，然后根据具体的元器件设计电路原理图， 接着进行第一次 仿真。其中包括数字电路的逻辑模拟、故障分析、模拟电路的交直流分析、瞬态 分析等。这一次仿真主要是检验设计方案在功能方面的正确性。 仿真通过后，根据原理图产生的电气连接网络表进行 PCB板的自动布局布 线，有条件的还可以进行PCB后分析。其中包括热分析、噪声及窜扰分析、电磁 兼容分析、可靠性分析等，并可将分析后的结果参数反馈回电路图， 进行第二次 仿真，也称作后仿真。后仿真主要是检验 PCBK在实际工作环境中的可行性。 1.2 EDA技术的应用及发展 EDAft教学、科研、产品设计与制造等各方面都发挥着巨大的作用。 在教学方面，几乎所有理工科（特别是电子信息）类的高校都开设了 EDA 课程。主要是让学生了解EDA的基本概念和基本原理、掌握用HDL语言编写规范、 掌握逻辑综合的理论和算法、使用EDAX具进行电子电路课程的实验并从事简单 系统的设计。一般学习电路仿真工具（如 EWB PSPICE和PLD开发工具（如A ltera/Xilinx 的器件结构及开发系统），为今后工作打下基础。 科研方面主要利用电路仿真工具（EWB£ PSPICE进行电路设计与仿真； 利用虚拟仪器进行产品测试；将 CPLD/FPG祷件实际应用到仪器设备中；从事 P CB设计和ASIC设计等［2］。 在产品设计与制造方面，包括前期的计算机仿真，产品开发中的EDAX具 应用、系统级模拟及测试环境的仿真，生产流水线的EDAU术应用、产品测试等 各个环节。如PCB的制作、电子设备的研制与生产、电路板的焊接、 ASIC的流 片过程等。 从应用领域来看，EDAK术已经渗透到各行各业，如上文所说，包括在机 械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有 EDAt应用。另外，EDA软件的功能日益强大，原来功能比较单一的软件，现在 增加了很多新用途。如AutoCADt件可用于机械及建筑设计，也扩展到建筑装璜 及各类效果图，汽车和飞机的模型、电影特技等领域。 从目前的EDAft术来看，其发展趋势是政府重视、使用普及、应用文泛、工 具多样、软件功能强大。 在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型 元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术， 积极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业， 培育 新的经济增长点。要大力推进制造业信息化，积极开展计算机辅助设计（ CAD、 计算机辅助工程（CAE、计算机辅助工艺（CAPP、计算机机辅助制造（CAM、 产品数据管理（PDM、制造资源计划（MRPII）及企业资源管理（ERP等。有 条件的企业可开展“网络制造”，便于合作设计、合作制造，参与国内和国际竞 争。开展“数控化”工程和“数字化”工程。自动化仪表的技术发展趋势的测试 技术、控制技术与计算机技术、通信技术进一步融合，形成测量、控制、通信与 计算机（M3c结构。在ASIC和PLD设计方面，向超高速、高密度、低功耗、低 电压方向发展［3］ o 外设技术与ED'程相结合的市场前景看好，如组合超大屏幕的相关连 接，多屏幕技术也有所发展。 中国自1995年以来加速开发半导体产业，先后建立了几所设计中心，推 动系列设计活动以应对亚太地区其它 EDA^f场的竞争。 在EDA®C件开发方面，目前主要集中在美国。但各国也正在努力开发相应 的工具。日本、韩国都有ASIC设计工具，但不对外开放。中国华大集成电路设 计中心，也提供IC设计软件，但性能不是很强。相信在不久的将来会有更多更 好的设计工具有各地开花并结果。 据最新统计显示，中国和印度正在成为电子设 计自动化领域发展最快的两个市场，年复合增长率分别达到了 50%%口 30喏。 EDA技术发展迅猛，完全可以用日新月异来描述。 EDAK术的应用广泛， 现在已涉及到各行各业。EDAK平不断提高，设计工具趋于完美的地步。EDAH 场日趋成熟，但我国的研发水平沿很有限，需迎头赶上。 16 第2章Quartus II 软件 2.1 Quartus II 概述 Quartesll是Altera公司的CPLD/FPGA设计工具软件，Quartesll是适合单 芯片可编程系统（SOPC）的最全面的设计环境。 QuartusII是 Altera公司的综合性 PLD开发软件，支持原理图、 VHDL、 VerilogHDL 以及 AHDL （Altera Hardware Description Language 等多种设计输入 形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用 Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度 快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包 含了 LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化 了设计的复杂性、加快了设计速度。对第三方 EDA工具的良好支持也使用户可 以在设计流程的各个阶段使用熟悉的第三方 EDA工具。止匕外，Quartus II通过 和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种 DSP应用 系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软 件开发、可编程逻辑设计于一体，是一种综合性的开发平台 [3]。Maxplus II作为 Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目 前Altera已经停止了对 Maxplus II的更新支持，Quartus II与之相比不仅仅是 支持器件类型的丰富和图形界面的改变。 Altera在Quartus II中包含了许多诸 如 SignalTap II、Chip Editor 和 RTL Viewer 的设计辅助工具，集成了 SOPC和 HardCopy设计流程，并且继承了 Maxplus II友好的图形界面及简便的使用方 法。Altera QuartusII作为一种可编程逻辑的设计环境，由于其强大的设计能力 和直观易用的接口。 Altera的Quartus II可编程逻辑软件属于第四代 PLD开发平台。该平台支 持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus 平台与 Cadence ExemplarLogic、 MentorGraphics、Synopsys和 Synplicity 等 EDA 供应商的开发工具相兼容。改进了软件的 LogicLock模块设计功能，增添 了 FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持 MAX7000/MAX3000 等乘积项器件。 2.2 Quartus II 7.2 软件界面 QuartusII 7.2 软件界面如图2-1所示: 图2-1 QuartusII 7.2 软件界面 Quartus II 7.2 软件的默认启动界面如下图所示，由标题栏、菜单栏、常 用工具栏、资源管理窗口、程序编译或仿真运行状态的显示窗口、 程序编译或仿 真的结果显示窗口和工程编辑工作区组成。 第3章数字时钟设计 3.1 数字时钟的设计原理 采用自顶向下的方法，层次化设计，将此程序分成若干模块，设计时首先用 VHDL语言编写各个功能模块，在 quartusll环境下分别进行编译、仿真，然后 用顶层文件将各模块连接起来。根据设计要求可以把整体设计分为：计秒模块、 计分模块、计小时模块、扫描电路模块和顶层文件。然后对各模块进行设计、仿 真和下载。 计数模块由两个六十进制计数器和一个二十四进制计数器组成，分别对秒、 分、小时进行计数。整个计数模块从 00: 00:00开始计时，当计数到23:59:59 的时候一天结束，计数器清零，新的一大重新开始计数。要设计一个同时显示时、 分、秒6个数字的数字时钟，需要6个七段数码显示管。我用一个扫描电路通过 产生一个扫描信号来控制6个七段显示管，依次点亮。 3.2 数字时钟模块化设计 计数模块，可以实现RST复位，SEL2调时，SEL3调分，反抖动电路集成到 相应的模块中 Set1是进行调时调分的输入端口，高电平有效。 3.2.1 SECONE 模块 其实质为一个60进制计数器。输入管脚clk为时钟脉冲，rst为高电平有 效的清零复位信号。输出管脚 co为进位，x,y为秒低位高位的输出。当秒低位 小于9时计数累加，当等于9后低位清零，进位ce为1.如果进位为1,秒高位 累加，当累加到5时计数清零，此时秒高位秒低位都为 0,进位co为1。 entity SECOND is port( clk,rst:in std_logic; ---- 输入时钟脉冲/高电平有效的清零复位信号 co:out std_logic; x,y:out std_logic_vector(3 downto 0)---- 秒高位、低位 )； end entity; architecture a of SECOND is signal qn,qo:std_logic_vector(3 downto 0); —— 计数 signal ce:std_logic; ---- 进位 begin process(clk,rst) begin if rst='1'then qn<="0000"; ---- 清零 elsif (clk'event and clk='1')then if(qn="1001")then qn<="0000";ce<='1'; else qn<=qn+1;ce<='0'; ---- 低位小于9时，低位记数累加 end if; end if; x<=qn; end process; process(ce,rst) begin if rst='1'then qo<="0000"; elsif (ce'event and ce='1')then if(qo="0101")then qo<="0000";co<='0'; else qo<=qo+1;co<='0'; end if; end if; y<=qo; end process; end architecture ; 3.2.2 MINUTE 模块 输入端口 clk为时钟脉冲，sel2/set1为位选信号，rst为清零信号。输出端口 speaker为报警端口，x、y为分钟的低位、高位。当时钟脉冲处于高电平时，当 分低位小于9时计数累加，当等于9后低位清零，进位ce为1.如果进位为1, 分高位累加，当累加到5时计数清零，此时分高位秒低位都为 0,进位co为1. entity MINUTE is port(clk,sel2,set1,rst:in std_logic; ---- 输入时钟 /位选信号 // 清零信号 speaker:out std_logic; ---- 报警 x,y:out std_logic_vector(3 downto 0)); —— 分低位 / 高位 end entity MINUTE; architecture a of MINUTE is signal qn,qo:std_logic_vector(3 downto 0); signal ce,clk1,q1,q2,q3,q4,co,sel1:std_logic; begin clk1<=clk when set1='1'else sel1; process(clk,rst) begin if rst='1'then qn<="0000";---- 清零 elsif(clk'event and clk='1')then if(qn<="1001")then qn<="0000";ce<='1'; else qn<=qn+1;ce<='0'; ---- 当低位小于 9时开始计数 end if; end if; x<=qn; end process; process(ce,rst) begin if rst='1'then qo<="0000"; elsif (ce'event and ce='1')then if(qo<="0101")then qo<="0000";co<='1'; else qo<=qo+1;co<='0'; end if; end if; y<=qo; end process; process(clk) begin if clk'event and clk='1'then q2<=q1; q1<=co; end if; end process; speaker<=q1 and not q2; process(clk) ---- 防抖动调分功能 begin if clk'event and clk='1'then q4<=q3; q3<=sel2; end if; end process; sel1<=q3 and not q4; end a; 3.2.3 CLOCK 模块 其实质为一个24进制计数器.当时钟呈现上升沿计数大于23时，计数清零 否则一直累加。部分程序如下： begin clk2<=clk when set1='1'else sel2; process(clk2) begin if(rst='1')then ce<="00000000”; elsif(clk2'event and clk2='1')then if(ce<="00100011")then ce<="00000000”; elsif(ce(3 downto 0)="1001")then ce(7 downto 4)<=ce(7 downto 4)+1; ce(3 downto 0)<="0000"; else ce<=ce+1; —— 记数累加 end if; end if; x<=ce(3 downto 0); y<=ce(7 downto 4); end process; process(clk) begin if clk'event and clk='1'then ---上升沿触发 q2<=q1; q1<=sel3; end if; end process; sel2<=q1 and not q2; end ab; 3.2.4 COMM模块(扫描分时显示、译码模块) 扫描和译码模块，分别把seconds、minutes、clock个位十位分别扫描给译 码模块的七段译码；其实 COM牌一个6选1的计数器，在进行快速的计数从而 实现快速扫描，使显示不闪烁。Speaker是报时，整点时实现嘟的一声响，S是 扫描输出的接口，Y是七段译码管的输入接口。这是扫描和译码的源程序，扫描 是6选1计数扫描，七段译码则根据1高电平点亮，0熄灭原理显示数字。 entity COMM is port(a,b,c,d,e,f:in std_logic_vector(3 downto 0); s:out std_logic_vector(2 downto 0); y:out std_logic_vector(6 downto 0); cp:in std_logic); end COMM; architecture abc of COMM is signal z:std_logic_vector(3 downto 0); begin process(cp) variable sn:std_logic_vector(2 downto 0); begin if cp'event and cp='1'then if(sn="101")then snk"000”; else sn:=sn+1; end if; case sn is when "000"=>z<=a; when "001"=>z<=b; when "010"=>z<=c; when "011"=>z<=d; when "100"=>z<=e; when "101"=>z<=f; when others=>null; end case; end if; s<=sn; end process; process(z) begin case z is when "0000"=>y<="1111110";-- 显示 0 when "0001"=>y<="0110000";-- 显示 1 when "0010"=>y<="1101101";-- 显示 2 when "0011"=>y<="1111001";-- 显示 3 when "0100"=>y<="0110011";-- 显示 4 when "0101"=>y<="1011011";-- 显示 5 when "0110"=>y<="1011111";-- 显示 6 when "0lll"=>y<="lll0000";-- 显示 7 when "1000"=>y<="1111111";-- 显示 8 when others=>y<="1111011";-- 显示 9 end case; end process; end abc; 3.2.5 顶层文件 library ieee; use ieee.std_logic_1164.all; entity zhy is port ( clk1,ret11,set10,sel20,sel30:in std_logic; speaker1,ss,yy: out std_logic; cp1: in std_logic); end entity zhy; architecture sz of zhy is component SECOND port( clk,rst:in std_logic; ---- 时钟 / 清零信号 co:out std_logic; x,y:out std_logic_vector(3 downto 0) ); end component; component MINUTES port(clk,sel2,set1,rst:in std_logic; speaker:out std_logic; x,y:out std_logic_vector(3 downto 0)); end component; component CLOCK port(clk,rst,set1,sel3:in std_logic; x,y :out std_logic_vector(3 downto 0)); end component; component COMM port(a,b,c,d,e,f:in std_logic_vector(3 downto 0); s:out std_logic_vector(2 downto 0); y:out std_logic_vector(6 downto 0); cp:in std_logic); end component; signal a1,b1,c1,d1,e1,f1: std_logic_vector(3 downto 0); signal cc1: std_logic; begin u1: SECOND port map(clk=>clk1,rst=>rst11,co=>cc1,x=>a1,y=>b1); u2:MINUTE port map(clk=>cc1,sel2=>sel20,set1=>set10,rst=>rst11, speaker=>speaker1,x=>c1,y=>d1); u3: CLOCK port map(clk=>speaker1,sel3=>sel30, set1=>set10,rst=>rst11,x=>e1,y=>f1); u4: COMM port map(a=>a1,b=>b1,c=>c1,d=>d1,e=>e1,f=>f1, cp=>cp1,s=>ss,y=>yy); end sz; 3.3 数字时钟的仿真 数字时钟的仿真图如图3-1所示: 图3-1数字时钟的仿真图 3.4 数字时钟的合成图 数字时钟的合成图如图3-2所示: SECONDS:u1 COMM:u4 clkl rstll Clk -st sel20 set10 sel30 cp1 MINUTES:u2 a[3..0] sel2 setl speaker x[3..0 y[3..0 CLOCK:u3 b[3..0] Illi c[3..0] d[3..0] e[3..0] f[3..0] s[2..0] y[6..( ss[2..0] yy[6..0] ^^ke speakerl 图3-2数字时钟的合成图 3.5程序的下载 数字时钟的引脚配置界面如图 3-3所示: I® Hmd f [5"KMX' h4*Tcd || J -u- Edk |pin d~引 Fun c^pnkLi .1. 工■ Sjl1?hriiTI E Fillar □ Ti"! PK JIK 3 丽23J V 口LEft — Mil] CXJ|X. <> N<@] lMia. Top View FLEX10K EPF10KWLCS4-4 TnEa: XnEa; XnEa: IXltOE 口式加 i *ir hlNga IMF ,「 三W»n/4| 卜 Pidc:ba3ing |1 Dll| J Eris&H=~« HeH.图I Warmgll三~\ LifeEri'iV'arwci~EiuI 区 £ Fl*j J 至 0 f? 0 “：弧・w IT - i厂F llHuri 91K bill . 、**S - fiQJ Q 至0 L - VaHc”... 不：匕石油立… = 〜«.1 4 J F-ar FMxrri TwlH caie vialwiMi wiirg pin oe itfiFME "ta^ir in) I QiJI*' mrf pi- or "h&uiiu3yMmtor Go禽■'clV IFTMd rli uu Ear Et4nm-E riarand: u& | HZH3n_]" ^dhu pin ■门门=!■匚>"』cLarfc pm - "cJk") Ie 4. dM tu era Ehml elurk ^cJkdip"工或 daj?3MLLia pLn *'rt-3Ut" EhE-augti, ebql3Ej«e "mIcliij： u5l Eount.| D]1" ia 19.9DQ zj 注 Eox EKpixbiE. "■LnutEzuZQcrbsuE^l"pis ■ "t-iaKt-r ciacfc pin ™ "clfj ir 9.OEM m (hrtttU> II C]4»UC- T1Uj^ AhALyut Uftd- । 4 HEbi：字* 1J MtHdJlR Q1MEE即 II F«LX U4J mrot跖CuIh 0 eEE4!E4r >mniH4字 图3.3数字时钟的引脚配置界面 数字时钟的下载界面如图3-4所示: 1口可・・1 ■ Fgm *4—下 Ui 口4Y・ OIKWtJE DiMK! 0 IWfPI IfdDi Jhxoi TmEQI ThCei I&fpl fmlHil 11 jii 门 ■51 ^EvaEosart nvc«3Qn «c: n l Jul QB L4i Si Nil C-int l^eul9 da^LFi iii/dax i ]口>^5 WWS« Hj.rfaMP- iHuH I qllmi-HV |L^ri| Cl &fcii H Uhl II ♦—♦”、。也尹(KWj 4«Li !r!M"»ra Wffl "Ml “4r wk >R4b 41 i.rti fl 4WL W¥« I ^T? BIWVP EWVqnMB L'JE41>P--9m_vw EWwddmJ Wn OWL «v):i^rJ ■■工 WK vruUdvcipq JdM4-v* W9L -Mi.ikjrJ I pa_ ■; ■ qfv4 w 11bRBI. ■ I3TJTI I.VWE ・~ib Tirp\ | tUgjapi ■* ■1 IX /1力中© ixvactfe L cariusiiM a- EU CM* QKULU1UUE-U Tndad F^e^oxsus e «fiait4C.Lm «c Fei Ju] M 14i 3415X 241 楠川”1 口U 4 F-w mt. &Twin ri 户If，l年 £ 丹>, [△. HQ K i ^P：1 I I4l 入 匚d工3.工 lid 4 41a> R^i / 图3.4数字时钟的下载界面图 程序编好后，利用实验箱进行外部电路的连接来测试。 其电路连接如下： 1 .代表清零、调时、调分的信号rst、sel2、sel3分别连接按键开关。 2 .输入脉冲clk同1HZ的时钟源相连。 3 . 7段字码驱动信号端口分别同扫描数码管的段输入 a,b,Gd,e,f,g相连。 4 .扬声器驱动信号speaker同扬声器驱动接口相连。 5 .花样LED灯显示信号同3个LED灯相连 结论 本设计对EDA技术进行了简明的阐述，叙述了 VHDL语言的设计特点，主 要论述了一个以VHDL语言为输入的数字时钟系统。该系统可以在数码管上显 示小时、分钟和秒，可以使用复位开关使系统时间清零。 可以在时间不准的时候 调节时间。本设计模块全部采用 VHDL语言输入。另外，顶层文件也可以用原 理图方式输入。通过本次实习，我充分的体会到了 EDA技术的先进性，用VHDL 语言设计的方法，和quartusll软件的强大功能。掌握了数字时钟设计的开发原 理和基本思想，由此进一步的扩展了我的思维，加深了对电子设计自动化的认识。 这次课程设计，我学到了许多软硬件的知识。 EDA技术有很大的发展前景， 我会继续努力学习相关知识，增强自己的专业技能，为以后的学习打下基础。 参考文献 [1]徐志军.大规模可编程逻辑器件及其应用[M].成都：电子科技大学出版社. 2000 [2]李国丽，朱维.电子技术实验指导书[M].合肥：中国科技大学出版社.2000 [3]杨恒.FPGA/CPLDt新实用技术指南[M].北京：清华大学出版社.2005 [4]张昌凡，龙永红，彭涛.可编程逻辑器件及 VHDL设计技术[M].广州：华南 工学院出版社，2001 东北石油大学课程设计成绩评价表 课程名称 硬件课程设计 题目名称 数字时钟设计 学生姓名 心口 指导教 子万 师姓名 职称 副教授 在舁 厅P 评价项目 指 标（优秀） 满分 评分 1 选题难度 选题难度较高，或者对原题目进行了相当程度的 改进。 10 2 工作量、工作态 度和出勤率 工作量饱满，工作努力，遵守纪律，出勤率高， 工作作风严谨，善于与他人合作。 10 3 课程设计质量 按期圆满的完成了规定的任务，方案设计合理， 思考问题全面，系统功能完善。 40 4 报告质量 问题论述思路清晰，结构严谨，文理通顺，撰写 规范，图表完备正确。 30 5 回答问题 在进行课程设计程序系统检查时,能正确回答指 导教师所提出的问题。 10 6 创新（加分项） 工作中启创新思识，对前人工作后改进或侣应用 价值。在进行系统检查时能对创新性进行说明， 并在报告中有相应的论述。 +5 总分 评语： 指导教师: 月 日