1、第 44 卷 第 3 期 微 电 子 学 Vol. 44, No. 32014 年 6 月 Microelectronics Jun. 2014收稿日期：2010-08-30；定稿日期：2010-10-15基金项目：国家自然科学基金资助项目(60906009)；中国博士后科学基金资助项目 (20090451423)；重庆科委基金资助项目(CSTC2010AA2004)。作者简介：张俊安 (1981)，男(汉族)，甘肃兰州人，硕士，高级工程师，从事模拟集成电路设计和测试研究工作。一种高速 LVDS 驱动电路的设计张俊安 1，杨毓军 2，俞 宙 1，张瑞涛 1，付东兵 1，余金山 1,3（1. 模
2、拟集成电路重点实验室, 重庆 400060；2. 中国电子科技集团公司 第二十四研究所, 重庆 400060；3. 国防科技大学, 长沙 410073）摘 要： 介绍了一种采用 0.18 m CMOS 工艺制作的高速（500 MHz）LVDS 驱动电路。分析了开关时序和共模反馈对电路的影响，采用开关控制信号整形电路和基于“主-从”结构的共模设置电路，得到适当的开关时序和较好的共模电平设置，使 LVDS 输出电路具有更小的过冲电压和更稳定的共模电平。该 LVDS 驱动电路用于 1 GHz 14 位高速 D/A 转换器芯片。样品电路测试表明，输出速率在 500 MHz 时，LVDS 驱动电路的指标
3、满足 IEEE-1596 reduced range link 标准。关键词： LVDS 驱动电路；高速接口电路；共模反馈；模拟集成电路中图分类号：TN432 文献标识码： A 文章编号：1004-3365(2014)03-xxxx-xxA High-Speed and Low-Voltage Differential Signaling Driver ZHANG Junan1, YANG Yujun2, YU Zhou1, ZHANG Ruitao1, FU Dongbing1, YU Jinshan1, 3(1. Science and Technology on Analog Integ
4、rated Circuit Laboratory, Chongqing 400060, P. R. China; 2. Sichuan Institute of Solid-State Circuits, China Electronics Technology Group Corp., Chongqing 400060, P. R. China; 3. University of Defense Technology, Changsha 410073, P. R. China)Abstract： A high-speed and low-voltage differential signal
5、ing (LVDS) driver based on 0.18 m CMOS IC process was presented. Effect of switch timing and common mode feedback on the circuit was analyzed. A switch control signal shaping circuit and a common-mode voltage setting circuit based on master-slave structure was used to obtain proper switch timing and
6、 better common-mode voltage setting, which reduced overshoot caused by switch control signal and made common-mode voltage more stable. The LVDS driver was integrated in a 1 GHz 14-bit D/A converter as a sub-circuit. The DAC chip was fabricated, and test results showed that, at 500 MHz I/O update rat
7、e, the LVDS driver satisfied the requirements of IEEE-1596 reduced range link standard.Key words： LVDS driver; High-speed interface circuit; Common-mode feedback; Analog IC1 引 言随着半导体工艺的发展，晶体管的特征尺寸不断下降，数字或混合信号 CMOS 集成电路芯片内部的工作速度已经达到几百 MHz 到几 GHz 的数量级。由于芯片的集成度高，内部元件及单元电路之间的距离近、连线短、寄生参数小，芯片内部数据的传输、处理可以
8、采用 CMOS 电平信号。但是，在高速数据接口方面，由于内部信号要经过封装键合线、PCB 板上的连线以及通孔，才能与其他芯片连接，如果采用 CMOS 电平作为输出接口，则各种寄生参数会导致数据的上升/下降时间以及多路数据之间的同步匹配等严重恶化。因二号黑体五号楷体小五号宋体五号楷体五号黑体五号黑体小五号黑体四号加粗Times New Roman五号 Times New Roman6 号斜体五号加粗五号加粗小五号Times New Roman小五号Times New Roman一级标题四号仿宋正文一律五号宋体小五号黑体 小五号宋体小五号宋体张俊安等：一种高速 LVDS 驱动电路的设计此，一般采用
9、 CMOS 电平作为数据接口，速度都在 200 MHz 以下。LVDS（Low-Voltage Differential Signaling）电路是一种具有低电平电压摆幅差分信号传输结构的电路。具有工作时驱动电流恒定、低功耗、低 EMI、抗噪声干扰等特点，其工作频率最高可达几 GHz。因此， LVDS 电平已经成为高速数字或混合信号电路最常用的接口方式 1。文章第 2 节主要介绍 LVDS 驱动电路的设计背景和基本原理，分析开关时序和共模反馈对电路的影响；第 3 节介绍 LVDS 驱动电路中开关控制信号整形电路和基于“主- 从”结构的共模设置电路；第 4 节介绍电路仿真和测试结果；第 5 节给
10、出结论。2 LVDS 输出驱动电路的设计背景和基本原理2.1 LVDS 输出驱动电路的设计背景本文介绍的 LVDS 驱动电路应用于 1 GHz 14位 D/A 转换器芯片，电路功能框图如图 1 所示。外部输入 D/A 转换器的时钟信号通过一个2 除法器，产生一个 500 MHz 的 CMOS 电平信号，为数字部分提供需要的时钟。LVDS 驱动电路的作用是将分频后 500 MHz CMOS 电平的时钟转换为LVDS 电平的时钟输出。系统用户可以使用该LVDS 时钟作为 CPU/ FPGA 的时钟，或者作为数据同步信号，实现 14 位 1 GHz D/A 转换器数字部分与外部 CPU/FPGA 的
11、时钟同步。设计要求输出的 LVDS 电平时钟信号与 IEEE-1596 reduced range link 标准兼容 1。 21GHz50MHz1GHz两D/A两两LVDS两两LVS两两 1GHz4两DACCPU/FGA50MHz50Hz图 1 LVDS 驱动电路的应用2.2 LVDS 输出驱动电路的基本原理在图 2 所示的 LVDS 驱动电路中，ph1、ph11信号与 ph2、ph22 信号相位相反。这样的 CMOS电平信号作用于四个 MOS 开关，使 mp42 和 mn5导通时 mp41 和 mn4 截止，反之亦然。当 outp 和outn 之间通过传输连线接一个负载电阻 RL（在接收端
12、，阻值 100 ）时，电流源中的电流会随着开关状态的不同从 outn 端通过负载电阻流向 outp 端，反之亦然。这样就产生了 LVDS 电平的输出。图2 中，在驱动电路的 outn 到 outp 端串联连接两个阻值相等的电阻（100 ） 。这种结构一般在高速LVDS 结构中使用，目的是为了和接收端的负载电阻（100 ）实现阻抗匹配，减少回波干扰。设计中，需要考虑的是 mp42 和 mn4 不能同时导通，否则会让电流源和电流沉瞬间短路，在LVDS 输出波形上产生一个很大的过冲。因此，在实际设计中，如图 2 所示，ph11 要先为低电平，将 mn4 关闭，然后，ph1 才为低电平，让 mp42
13、导通，反之亦然。由于开关时序非常重要，本文在电路设计时采用了一种开关控制信号整形电路来实现时序的要求。 PAD PADoutp outnph1ph1ph2ph23.VLVDS两R101010mp42mp41mn4mn5图 2 LVDS 驱动电路基本结构 3.VvcmRCRCRLInIpVHVL图 3 LVDS 差分输出电压摆幅计算原理 如图 3 所示，根据电流源和电流沉节点的电流情况，可以得出：二级标题五号黑体图题小五号宋体图形尺寸W8 cm小五号宋体张俊安等：一种高速 LVDS 驱动电路的设计（1）cmLHnCVIR(1)式对应电流沉节点。（2）HcmLpCI(2)式对应电流源节点。（1）+
14、（2）式，整理后可得：（3）HLLpnCVIR当 时，可以得到差分输出电压摆幅：（4）pnHLL3I对于本设计， ，C10R，可得：pnmAIVHV L = 200 mV （5）PAD PADoutp outnph1ph1ph2ph2 3.VVcm_RE两 AVcm+-outp outnVcm_REF两10K10outp outn1010图 4 共模检测电路和共模反馈原理 LVDS 驱动电路通常采用共模反馈电路来稳定LVDS 电平的输出共模电压。一般的做法是通过共模检测电路提取出 LVDS 驱动电路的共模电压 Vcm和参考共模电压 Vcm_REF 的差值，然后通过反馈结构调整电流源或者电流沉的
15、值来稳定输出共模电压。目前常用的两种共模电压检测结构如图 4 所示：一种是通过在两个输出端串接两个 100 k左右的大电阻 2-4，从中间抽头提取共模电压；另一种是通过两个 MOS 差分对直接提取共模电压和参考共模电压 Vcm_REF 的差值 5。这两种常用结构有三个缺点：1）两种结构在提取共模电压时都要连接到LVDS 的两个输出端，所以会加大输出端节点的寄生电容，降低 LVDS 驱动电路的工作频率。2）两种结构都是直接在输出端提取共模电压，而输出端的共模电压在开关切换的过程中会产生一个跳动电压，这一跳动电压会增加共模反馈回路的稳定时间和影响共模电压稳定效果，甚至影响差模信号的摆幅。如果将这一
16、跳动电压用大电容滤掉，则会增加反馈环路频率补偿的复杂度，并且大大增加整个电路的芯片面积。3）两种结构的整个共模反馈环路中有周期开闭的开关，只有在开关闭合形成稳定环路后，共模反馈环路才能起作用，这就更进一步增加了反馈环路频率补偿的难度。在电路设计时，针对这三个缺点，提出了一种基于“主-从” （master-slave）结构的共模设置电路，成功地解决了这三个问题。3 高速 LVDS 驱动电路关键单元电路设计3.1 开关控制信号整形电路设计开关控制信号整形电路具有 CMOS 电平信号过零点调节和开关控制信号整形两种功能。如图 5 所示，in_n 和 in_p 为相互反相的一对CMOS 电平输入信号，
17、如果两路信号存在延时，则少许的不一致也会导致过零点不在高、低电平的中点。过零点位置离中点较远会影响后级整形电路的效果，所以，在开关信号进入整形电路前需要对过零点进行微量调节。如图 5 虚框所示，在两路 CMOS 输入的第 2 级和第 3 级非门之间加入两组反向相接的非门（正反馈） ，可以改善两路输入信号的过零点。电路实现时，正反馈中非门的 W/L 远小于信号通路中非门 W/L（如图 5 中标示的 W/L 值） ，所以该调节电路只对过零点进行微小的调节。调节效果如图 6 所示。in_in_pph1ph1ph2ph2I1I2N:3/0.18P:9/0.18P:24/0.8N:8/0.41P:3/0
18、.18N:1.2/08P:3/0.18N:1.2/08N:0.2/18P:.6/ N:0.2/18P:.6/CMOS两两两张俊安等：一种高速 LVDS 驱动电路的设计图 5 开关控制信号整形电路原理in_in_p 两两 out_ptnout_ptn图 6 过零点调节电路效果图 5 中的 I1，I 2完成开关输入信号的整形功能。I1，I 2的电路结构和整形效果如图 7 所示。具体工作原理为：在输入信号（in ）从低电平向高电平变化时，由于 mn25 先导通，所以 ph11（mn25 的漏极）先向低电平变化，由于 mp21 后截止，所以ph1（mp21 的漏极）后向低电平变化；在输入信号（in）从
19、高电平向低电平变化时，由于 mp21 先导通，ph1（mp21 的漏极）先向高电平变化，由于 mn25 后截止，ph11（mn25 的漏极）后向高电平变化。这样就满足了第 2.2 节介绍的对 LVDS 开关时序的要求。 in ph124/0.1812/0.88/0.14/0.8ph1mpph1p3n36mn25in 图 7 开关控制信号整形电路结构及效果3.2 基于“主-从”结构的共模设置电路基于“主-从” （master-slave）结构的共模设置电路原理如图 8 所示，由 LVDS 驱动电路（master ） 、 “slave”结构的共模电压“模拟”及共模反馈电路、共模电压产生电路、共模电
20、压设置电路以及偏置电流输入电路组成。该结构的最主要特点是将共模反馈功能分成两部分来实现。PAD PADvcmoutp outn +- +-vcm i10uA1A2vb两两“Slave”两“ vcimp1mp0 mp9n8mn1 n48mn0n46n85LVDS两“Master”两 p45两10uA6uA3A60uA 10uA1u3mA /.6/.0/.6 /.6/.6/.0/.610505012/.38/.360/.3/.390/.359/.35 0/.352/.310/.3/.51k2k图 8 基于“主-从”结构的共模设置电路原理第一，通过单位反馈的运放 A2，直接设置LVDS 驱动电路中的
21、阻抗匹配电阻 Rc 之间的共模电平。第二，通过 mp0 和 mn1 以及通路上的电阻和MOS 管 “模拟 ”右边 LVDS 驱动电路的开关、阻抗匹配电阻及负载电阻（图 8 未画出） ，mp0 电流相对于 mp1 电流按比例缩小（ 15） ，而且右边的电阻阻值及 MOS 管尺寸都按比例调整，相当于利用右边“slave” 电路的小电流工作状态 “模拟”左边“master ”LVDS 驱动电路的大电流的工作状态。可以认为， “slave”结构的共模电压相当于“master”结构的共模电压，利用 “slave”结构的共模电压以及运放 A1、mp0 组成的共模反馈回路调节 mp9 流过的电流，通过电流镜
22、最终调节LVDS 驱动电路中电流源 mp1 的电流。采用这种“主-从”结构的共模设置电路具有如下优点：1） 在设置共模电压时，没有与 LVDS 的两个输出端发生直接连接关系，阻抗匹配电阻 Rc 之间的共模点对差模信号来说相当于“虚地” ，不影响差模信号工作。2） 共模反馈电路采用“slave”结构的共模电压，该电压是直流稳定电压，所以不会对反馈环路的稳定时间和稳定效果造成影响，频率补偿也相对简单，而且滤波电容的面积也可以节省。3） 由于整个共模反馈反馈环路中没有工作于周期开闭的开关，共模反馈环路更稳定，环路频率补偿的难度较小。综上所述，本文介绍的“主-从”结构共模设置电路完全解决了第 2.2
23、节中共模反馈结构的问题。4 电路仿真和测试结果4.1 LVDS 驱动电路仿真结果设计的 LVDS 驱动电路基于 0.18 m CMOS工艺的 PDK，输入 625 MHz 的 CMOS 电平方波信号，对 LVDS 驱动电路在电源、温度、工艺角变化的 20 种情况进行了工艺角仿真（PVT 仿真） 。仿真结果如图 9 所示；典型仿真参数和 PVT 仿真参数分别列于表 1 和表 2。张俊安等：一种高速 LVDS 驱动电路的设计图 9 LVDS 驱动电路工艺角仿真表 1 典型模型参数仿真结果（25 ）参数 符号 仿真结果输出高电平电压/V VOH 1.301输出低电平电压/V VOL 1.073输出电
24、压摆幅/mV VOD 228输出共模电压/V VOS 1.187上升时间/ps trise 64.5下降时间/ps tfall 66.8表 2 PVT 参数仿真结果参数 条件 仿真结果最短上升时间 42.5 ps最短下降时间fast_best 模型，-40 ，电源偏差+5% 106.3 ps最长上升时间 52.4 ps最长下降时间slow_worst 模型，125 ，电源偏差-5% 97.1 ps最小差模电压 fast_best 模型，-40 ，电源偏差+5% 217 mV最大差模电压 fastn_slowp 模型，125 ，电源偏差+5% 243 mV电源偏差+5% ，共模电压 1.2541
25、.244 V共模电压范围电源偏差-5%，共模电压 1.1331.124 V3.2 LVDS 驱动电路单元测试结果对第 2.1 节介绍的 1 GHz 14 位 D/A 转换器电路进行流片，对样品电路 LVDS 驱动部分的参数进行测试。在 500 MHz 频率下，LVDS 输出端接FPGA（内部 100 负载） ，用示波器对 LVDS 输出端进行测试。测试结果列于表 3。表 3 LVDS 驱动电路参数测试结果（25 ）参数 符号 仿真结果输出高电平电压/V VOH 1.28输出低电平电压/V VOL 1.07输出电压摆幅/mV VOD 210输出共模电压/V VOS 1.17上升时间/ps tri
26、se 370下降时间/ps tfall 350从测试结果可以看出，电平参数与仿真结果相差不大，而上升下降时间与仿真结果差别较大。这可能是由于负载电阻在 FPGA 内部，有引线电感；而且 PCB 板连线和示波器测试探头的寄生参数，以及探头有限的带宽，都会对测试结果有一定影响。4 结 论介绍了 LVDS 驱动电路的基本原理，重点分析了 LVDS 驱动电路对开关控制信号时序的要求和常见的两种共模反馈电路的缺点。根据时序要求，设计了一种开关输入驱动整形电路，提出一种基于“主-从”结构的共模设置电路，解决了常见共模反馈电路的问题。本文介绍的 LVDS 驱动电路作为单元电路在 1 GHz 14 位 D/A
27、 转换器中进行流片和测试。测试结果显示，本文介绍的 LVDS驱动电路的参数满足 IEEE-1596 reduced range link标准。参 考 文 献：1 IEEE Standard for low-voltage differential signals (LVDS) for scalable coherent interface (SCI), 1596.3 SCI-LVDS Standard S. IEEE Std 1596.3-1996, 1996.2 BONI A, PIERAZZI A, VECCHI D. LVDS I/O interface for Gb/s per-pin
28、 operation in 0.35-m CMOS J. IEEE J Sol Sta Circ, 2001, 36(4): 706-711.3 CHEN M. SILVA-MARTINEZ J, NIX M, et al. Low-voltage low-power LVDS drivers J. IEEE J Sol Sta Circ, 2005, 40(2): 472-479.4 RIVERA A, BRAVO E, JIMENEZ M, et al. Design review and innovations in low-voltage differential signaling drivers C / The 2004 47th Midwest Symp Circ and Syst. Hiroshima, Japan. 2004: 339-342.5 GUPTA H S, PARMAR R M, DAVE R K, et al. High speed LVDS driver for SERDES C / Int conf ELECTRO. Varanasi, India. 2009: 92-95.表题小五号黑体表格小五号宋体五号黑体中文：小五号 宋体英文：小五号 Times New Roman
